[發明專利]半導體垂直結構和半導體器件的制造方法

有效

• 申請號: 201810036773.3
• 申請日: 2018-01-15
• 公開（公告）號: CN110047923B
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 張海洋;紀世良
• 申請（專利權）人: 中芯國際集成電路制造（天津）有限公司;中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L29/775
• 分類號: H01L29/775;H01L21/335;H01L29/06
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

本發明提供一種半導體垂直結構和半導體器件的制造方法，至少在半導體材料層的表面上覆蓋一金屬催化劑層后，再以所述圖案化掩膜為掩膜，在金屬催化劑層的催化作用下對所述半導體材料層進行刻蝕，以形成半導體垂直結構，能夠較為精確地控制形成的半導體垂直結構的關鍵尺寸，改善半導體垂直結構的線條粗糙度，進而提高具有該半導體垂直結構的半導體器件的性能，適用于微米級或納米級的半導體垂直結構的制造。

技術領域

本發明涉及半導體器件制造技術領域，尤其涉及一種半導體垂直結構和半導體器件的制造方法。

背景技術

III-V族化合物半導體材料相對硅材料而言，具有高載流子遷移率、大的禁帶寬度等優點，而且在熱學、光學和電磁學等方面都有很好的特性，在硅基金屬氧化物半導體場效應晶體管(Metal-oxide-semiconductor field effect transistor，MOSFET)技術日益逼近它的物理極限后，III-V族化合物半導體材料以其高電子遷移率特性有可能成為備選溝道材料，用來制作MOS器件。而且隨著半導體工業前進到追求更大器件密度、更高性能和更低成本的納米技術工藝節點，采用半導體納米線作為器件溝道的納米線場效應晶體管(Nanowire Field-Effect Transistor，簡稱NWFET)逐漸成為MOS器件的主流設計之一，NWFET具有較高的電流開關比和載流子遷移率，同時受到短溝道效應和漏致勢壘降低效應的影響較小，并且通常采用環柵結構，柵極可以從多個方向對所述溝道進行調制因此具有較好的性能。然而，在實際的制造和使用過程中發現，現有的具有垂直納米線(verticalNW，納米線垂直于襯底表面設置)的MOS器件的性能比較差，不能滿足器件性能進一步提高要求。

發明內容

本發明的目的在于提供一種半導體垂直結構和半導體器件的制造方法，能夠較為精確地控制形成的半導體垂直結構的關鍵尺寸，改善半導體垂直結構的線條粗糙度，進而提高具有該半導體垂直結構的半導體器件的性能。

為了實現上述目的，本發明提供一種半導體垂直結構的制造方法，包括以下步驟：

提供一半導體襯底，在所述半導體襯底的表面上依次形成半導體材料層以及圖案化掩膜；

至少在所述半導體材料層的表面上覆蓋一金屬催化劑層；

以所述圖案化掩膜為掩膜，并在所述金屬催化劑層的催化作用下，對所述半導體材料層進行刻蝕，以形成垂直于所述半導體襯底表面的半導體垂直結構。

可選的，所述半導體材料層為疊層結構或者單層結構。

可選的，所述半導體材料層為疊層結構，包括依次層疊在所述半導體襯底表面上的第一半導體材料層、第二半導體材料層、第三半導體材料層以及第四半導體材料層，且相鄰兩層半導體材料層的材質不同。

可選的，以所述圖案化掩膜為掩膜，并在所述金屬催化劑層的催化作用下，對所述半導體材料層進行刻蝕，以形成垂直于所述半導體襯底表面的半導體垂直結構的過程包括：

以所述圖案化掩膜為掩膜，采用第一金屬催化刻蝕工藝刻蝕所述第四半導體材料層，刻蝕停止在所述第三半導體材料層的表面上；

以所述圖案化掩膜為掩膜，繼續采用第二金屬催化刻蝕工藝刻蝕所述第三半導體材料層，刻蝕停止在所述第二半導體材料層的表面上；

以所述圖案化掩膜為掩膜，繼續采用第三金屬催化刻蝕工藝刻蝕所述第二半導體材料層，刻蝕停止在所述第一半導體材料層的表面上。

可選的，所述第一金屬催化刻蝕工藝和所述第三金屬催化刻蝕工藝均為濕法刻蝕工藝，所述第二金屬催化刻蝕工藝為氣相-液體-固體刻蝕工藝。

可選的，所述濕法刻蝕工藝的刻蝕劑包括氫氟酸和/或高錳酸鉀溶液。

可選的，至少在所述半導體材料層的表面上覆蓋一金屬催化劑層時，所述圖案化掩膜的表面上也覆蓋有所述金屬催化劑層。