[發明專利]級聯編碼方法及裝置

有效

• 申請號: 201810032429.7
• 申請日: 2018-01-12
• 公開（公告）號: CN110034847B
• 公開（公告）日: 2022-01-14
• 發明（設計）人: 黃科超;梁偉光;馬會肖
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00;H03M13/27;H03M13/09
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 彭燕

1.一種級聯編碼裝置，其特征在于，包括：第一級編碼交織器和第二級編碼器，

所述第一級編碼交織器包括第一緩存和第二緩存，其中，所述第一緩存存儲當前時刻的信息數據，所述第二緩存存儲前一時刻在所述第一緩存中存儲的數據；

所述第一級編碼交織器用于將所述第一緩存中的第m行數據和所述第二緩存中的第n列數據進行第一級編碼，得到第m校驗數據，將所述第m校驗數據存入所述第一緩存的第m行中，其中，m和n均為整數，且m的取值對應唯一的n的取值；

所述第一級編碼交織器按照預設方式對所述第一緩存中的所述信息數據和所述校驗數據進行交織，得到第一碼字，其中，所述預設方式為下列四種方式中的任意一種：

(1)所述第一碼字的第W×r+k₁個數據為所述第一緩存中第j₁行第k₁列的數值；

(2)所述第一碼字的第W×r+k₁個數據為所述第一緩存中第R-1-j₁行第k₁列的數值；

(3)所述第一碼字的第W×r+k₁個數據為所述第一緩存中第j₁行第W-1-k₁列的數值；

(4)所述第一碼字的第W×r+k₁個數據為所述第一緩存中第R-1-j₁行第W-1-k₁列的數值；

其中，W為所述第一緩存中數據的列數，R為所述第一緩存中數據的行數，W，R，r，k₁，j₁為整數，0≦r≦R-1，0≦k₁≦W-1，j₁＝(r+k₁)mod R；

所述第二級編碼器，用于對所述第一碼字進行第二級編碼，得到第二碼字，并發送出去。

2.根據權利要求1所述的級聯編碼裝置，其特征在于，所述第二級編碼器包括插入模塊和編碼模塊，

所述插入模塊用于在所述第一碼字的尾部插入長度為d比特的預設序列，得到長度為s的第三碼字，其中，s和d均為正整數，s為所述第二碼字的信息長度的正整數倍；

所述編碼模塊，用于對所述第三碼字進行第二級編碼，得到第二碼字，并發送出去。

3.根據權利要求2所述的級聯編碼裝置，其特征在于，所述第一緩存中的信息數據包括512行×478列，所述第一緩存中的校驗數據包括512行×32列，所述第二級編碼包括漢明(128,119)編碼，d＝85+119×i，i為非負整數。

4.根據權利要求1所述的級聯編碼裝置，其特征在于，所述第一級編碼包括階梯編碼，所述第二級編碼包括漢明(128,119)編碼；所述第一緩存中的信息數據包括512行×478列，所述第一緩存中的校驗數據包括512行×32列。

5.根據權利要求4所述的級聯編碼裝置，其特征在于，所述級聯編碼裝置還包括CRC編碼器，第一插入模塊和刪除模塊，

所述CRC編碼器用于對244664比特的第一序列進行32比特的CRC編碼，得到長度為244696比特的第二序列；

所述第一插入模塊，用于在第二序列的尾部插入6比特填充序列，得到244702比特的第三序列，在所述第三序列的尾部插入34比特全0序列，得到244736比特的所述信息數據；將所述信息數據發送給所述第一級編碼交織器；

所述刪除模塊，用于將接收的261120比特的第一碼字包括的所述34比特全0序列的數據刪除，得到長度為261086的第四序列；

所述第二級編碼器包括第二插入模塊和編碼模塊，

所述第二插入模塊，用于在1305430比特的第五序列的尾部插入714比特的預設序列，得到長度為1306144比特的第六序列，其中，所述第五序列包括連續五個所述第四序列；

所述編碼模塊，用于對所述第六序列進行漢明(128,119)編碼。