[發明專利]抖動容限提高的時鐘和數據恢復電路

有效

• 申請號: 201810011979.0
• 申請日: 2018-01-05
• 公開（公告）號: CN108282162B
• 公開（公告）日: 2021-08-31
• 發明（設計）人: 黃章程;劉深淵;黃如琳;曾子建;梁可駿;王裕翔;葉哲維
• 申請（專利權）人: 聯詠科技股份有限公司
• 主分類號: H03L7/113
• 分類號: H03L7/113;H03L7/099;H03L7/18
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

本發明提供一種抖動容限提高的時鐘和數據恢復電路。時鐘和數據恢復電路包含：二位相位檢測器、數字濾波器、數控振蕩器和自適應環路增益控制電路。時鐘和數據恢復電路檢測環路帶寬變化，且通過調整時鐘和數據恢復電路的數字濾波器的比例路徑和積分路徑增益因子來調整時鐘和數據恢復電路的環路帶寬。環路增益控制器使用兩種方法來調整時鐘和數據恢復電路中的環路增益：二位調整方法和線性調整方法。

技術領域

本發明涉及一種時鐘和數據恢復電路，且更確切地說，涉及一種通過檢測環路帶寬中的變化進而調整環路帶寬來提高抖動容限的時鐘和數據恢復恢復電路。

背景技術

高速串行傳輸系統的接收器通常必須通過時鐘和數據恢復(clock and datarecovery，CDR)電路以偵測內嵌的時鐘信號來對輸入數據信號執行合適的恢復處理。常規CDR電路包含二位相位檢測器(bang-bang phase detector，BBPD)、環路濾波器和振蕩器。就操作來說，振蕩器可生成取樣時鐘信號，且二位相位檢測器可通過使用取樣時鐘信號從輸入數據信號生成輸出數據信號。二位相位檢測器還可生成包含邏輯值的相位差信息信號，所述邏輯值指示輸入數據信號與取樣時鐘信號之間的相位差的極性。

然而，使用二位相位檢測器來生成相位差信息會產生兩個問題：一個是二位相位檢測器可因輸入數據中變化的抖動(jitter)而具有不同增益，這導致環路帶寬頻繁地變化；而另一個問題是，輸入數據具有較高轉移密度可導致帶寬的顯著改變，因此影響CDR電路的性能。

發明內容

本發明提供一種電路，其檢測時鐘和數據恢復(clock and data recovery，CDR)電路的環路帶寬變化且通過調整所述CDR電路的數字濾波器的比例路徑和積分路徑增益因子來調整所述CDR電路的環路帶寬。因此，CDR電路能夠維持恰當的環路帶寬且增大抖動容限。

本發明的CDR電路提供的抖動容限提高，所述CDR電路包含：二位相位檢測器(bang-bang phase detector，BBPD)、數字濾波器、數控振蕩器(digitally controlledoscillator，DCO)和自適應環路增益控制(adaptive loop gain control，ALGC)電路。ALGC電路根據來自二位相位檢測器的相位差信息信號生成用于調整CDR電路的環路帶寬的信息。CDR電路的環路帶寬通過調整CDR電路的環路增益中的增益因子而予以調整。對于調整CDR電路的環路帶寬，ALGC電路替換采用兩種可能的方法，包括：二位調整方法和線性調整方法。由此，CDR電路可具有更好的抖動容限。

為了使本發明的前述特征和其它特征以及優點更加可理解，如下詳細描述附有圖式的若干實施例。

附圖說明

包含附圖以提供對本發明的進一步理解，附圖并入本說明書中且構成本說明書的一部分。附圖說明本發明的示范性實施例，且與描述一起用來解釋本發明的原理。

圖1是根據本發明的示范性實施例的時鐘和數據恢復(clock and datarecovery，CDR)電路的示意性電路框圖。

圖2是根據本發明的另一示范性實施例的CDR電路的示意性電路框圖。

圖3A和圖3B是由不同環路帶寬條件中的相位差信息信號指示的相位差的極性的示意性信號圖。

圖4是根據本發明的示范性實施例的自適應環路增益控制(adaptive loop gaincontrol，ALGC)電路的框圖。

圖5是根據本發明的示范性實施例的二位調整方法的流程圖。

圖6是根據本發明的示范性實施例的線性調整方法的流程圖。

圖7是根據本發明的另一示范性實施例的CDR電路的示意性電路框圖。