[發(fā)明專利]一種基于FPGA的動(dòng)目標(biāo)雷達(dá)散射截面測(cè)量方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201810003480.5
• 申請(qǐng)日: 2018-01-03
• 公開（公告）號(hào): CN108169727B
• 公開（公告）日: 2019-12-27
• 發(fā)明（設(shè)計(jì)）人: 宗竹林;馬擎堃
• 申請(qǐng)（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): G01S7/41
• 分類號(hào): G01S7/41
• 代理公司: 51232 成都點(diǎn)睛專利代理事務(wù)所(普通合伙)
• 代理人: 孫一峰

1.一種基于FPGA的動(dòng)目標(biāo)雷達(dá)散射截面測(cè)量方法，設(shè)定雷達(dá)向待測(cè)動(dòng)目標(biāo)發(fā)射線性調(diào)頻信號(hào)s(t)為：

其中，T_p為脈沖寬度，f_c為載波頻率，K為調(diào)頻率，B為信號(hào)的帶寬，采樣頻率為f_s，f_s≥1.2B，為：

在一個(gè)相參處理周期重復(fù)發(fā)送的脈沖數(shù)目為M，脈沖重復(fù)周期為T，待測(cè)動(dòng)目標(biāo)的最大尺寸為D，將雷達(dá)和待測(cè)動(dòng)目標(biāo)布置在一個(gè)中間無(wú)遮擋的外場(chǎng)環(huán)境，雷達(dá)和待測(cè)動(dòng)目標(biāo)之間的距離至少為雷達(dá)遠(yuǎn)場(chǎng)測(cè)試條件R_min，R_min≥2f_cD²/c,c為光速，雷達(dá)和待測(cè)動(dòng)目標(biāo)之間的最大距離為雷達(dá)最大不模糊距離R_max，R_max＝(T-T_p)×c/2，c為光速，待測(cè)動(dòng)目標(biāo)在雷達(dá)波束范圍內(nèi)以速度v背向雷達(dá)運(yùn)動(dòng)，獲取到雷達(dá)回波數(shù)據(jù)后，其特征在于，采用FPGA實(shí)現(xiàn)動(dòng)目標(biāo)雷達(dá)散射截面測(cè)量，具體包括：

a、采用頻域脈沖壓縮模塊對(duì)回波數(shù)據(jù)進(jìn)行脈沖壓縮處理，所述頻域脈沖壓縮模塊包括FFT模塊、匹配函數(shù)輸出選擇模塊、FFT輸出選擇緩存模塊、復(fù)數(shù)乘法器模塊、取模模塊、求最大值模塊、IFFT模塊和IFFT輸出選擇緩存模塊；其中，

所述FFT模塊用于接收采樣到的雷達(dá)回波數(shù)據(jù)，將回波數(shù)據(jù)經(jīng)過(guò)FFT后輸出到FFT輸出選擇緩存模塊；FFT模塊采用FPGA片內(nèi)的FFT IP核實(shí)現(xiàn)，設(shè)置FFT的處理點(diǎn)數(shù)ceil表示朝正無(wú)窮大方向取整，F(xiàn)FTIP核的工作時(shí)鐘頻率設(shè)為采樣頻率f_s，選擇流水線型結(jié)構(gòu)，并選擇逆序輸出以減少輸出延遲時(shí)間；

所述FFT輸出選擇緩存模塊用于將頻域脈沖壓縮的FFT模塊輸出的數(shù)據(jù)，以其輸出的對(duì)應(yīng)下標(biāo)信號(hào)作為寫地址，輸出有效指示信號(hào)作為寫使能信號(hào)，寫到一塊簡(jiǎn)單雙端口RAM IP核中，在寫完成時(shí)產(chǎn)生一個(gè)寫完成脈沖信號(hào)，并發(fā)送到匹配函數(shù)輸出選擇模塊；寫完成的同時(shí)判斷此時(shí)處理的是否是一個(gè)相參處理周期中第一個(gè)脈沖的回波數(shù)據(jù)，如果是，將簡(jiǎn)單雙端口RAM IP核中的數(shù)據(jù)按順序重復(fù)讀出來(lái)τ_div次；如果不是，將簡(jiǎn)單雙端口RAM IP核中的數(shù)據(jù)只讀出來(lái)1次，最后將讀出來(lái)的數(shù)據(jù)送到復(fù)數(shù)乘法器模塊；

所述匹配函數(shù)輸出選擇模塊用于在收到FFT輸出選擇緩存模塊的寫完成脈沖信號(hào)時(shí)，判斷此時(shí)處理的是否是一個(gè)相參處理周期中第一個(gè)脈沖的回波數(shù)據(jù)，如果是，則將存儲(chǔ)在ROM IP核中的τ_div個(gè)匹配函數(shù)的系數(shù)依次讀取出來(lái)，并延遲若干時(shí)鐘周期與FFT輸出選擇緩存模塊的輸出數(shù)據(jù)對(duì)齊，再送到復(fù)數(shù)乘法器模塊；如果不是，則根據(jù)求最大值模塊得到的最優(yōu)匹配函數(shù)的序號(hào)，選擇對(duì)應(yīng)的ROM IP核的讀地址范圍，讀出對(duì)應(yīng)的匹配函數(shù)的系數(shù)，再送到復(fù)數(shù)乘法器模塊；所述存儲(chǔ)在ROM IP核中的τ_div個(gè)匹配函數(shù)的系數(shù)為：

將線性調(diào)頻信號(hào)s(t)的匹配函數(shù)h(t)的時(shí)移τ等分成τ_div份，得到τ_div個(gè)匹配函數(shù)其對(duì)應(yīng)的匹配函數(shù)序號(hào)為1～τ_div，為：

將這τ_div個(gè)匹配函數(shù)通過(guò)MATLAB做nfft點(diǎn)FFT，量化后依次存儲(chǔ)到FPGA的一塊片內(nèi)單端口ROM IP核中，ROM深度設(shè)置為τ_div×nfft；

所述復(fù)數(shù)乘法器模塊的兩路輸入數(shù)據(jù)分別來(lái)自匹配函數(shù)輸出選擇模塊和FFT輸出選擇緩存模塊，經(jīng)過(guò)乘法處理后輸出到IFFT模塊；

所述IFFT模塊用于對(duì)輸入的數(shù)據(jù)進(jìn)行IFFT，IFFT模塊使用FPGA片內(nèi)的FFT IP核實(shí)現(xiàn)；設(shè)置IFFT的處理點(diǎn)數(shù)為nfft，F(xiàn)FT IP核的工作時(shí)鐘頻率設(shè)為采樣頻率f_s，選擇流水線型結(jié)構(gòu)，并選擇逆序輸出以減少輸出延遲時(shí)間；

所述取模模塊的輸入數(shù)據(jù)來(lái)自IFFT模塊，取模模塊完成如下運(yùn)算：

其中，real表示回波數(shù)據(jù)的實(shí)部，imag表示回波數(shù)據(jù)的虛部，result表示計(jì)算出的回波數(shù)據(jù)的模值，取模模塊使用FPGA片內(nèi)的乘法器IP核，加法器IP核和平方根IP核實(shí)現(xiàn)；

所述求最大值模塊的輸入數(shù)據(jù)來(lái)自取模模塊，求最大值模塊輸出一個(gè)相參處理周期中第一個(gè)脈沖的回波最大模值對(duì)應(yīng)的距離單元序號(hào)max_cell_index1和匹配函數(shù)序號(hào)Hn_max及其指示信號(hào)，具體包括：判斷處理的是否是一個(gè)相參處理周期中第一個(gè)脈沖的回波數(shù)據(jù)，如果是，就比較進(jìn)入該模塊的前后兩個(gè)數(shù)據(jù)的大小，否則不進(jìn)行比較；在處理一個(gè)相參處理周期中第M個(gè)脈沖的回波數(shù)據(jù)時(shí)將存儲(chǔ)最大值的寄存器清零；

所述IFFT輸出選擇緩存模塊的輸入數(shù)據(jù)來(lái)自IFFT模塊，IFFT輸出選擇緩存模塊使用FPGA片內(nèi)的τ_div塊深度為nfft的簡(jiǎn)單雙端口RAM IP核實(shí)現(xiàn)：

向簡(jiǎn)單雙端口RAM IP核中寫入數(shù)據(jù)時(shí)，先判斷此時(shí)處理的是否是一個(gè)相參處理周期中第一個(gè)脈沖的回波數(shù)據(jù)，如果是，將IFFT輸出數(shù)據(jù)依次寫入τ_div塊簡(jiǎn)單雙端口RAM IP核中；如果不是，默認(rèn)將IFFT輸出數(shù)據(jù)寫入其中一塊固定簡(jiǎn)單雙端口RAM IP核中；

寫完成后，根據(jù)最大值模塊輸出的最優(yōu)匹配函數(shù)序號(hào)Hn_max的指示信號(hào)作為開始讀取的控制信號(hào)，讀取時(shí)先判斷此時(shí)處理的是否是一個(gè)相參處理周期中第一個(gè)脈沖的回波數(shù)據(jù)，如果是，再判斷最優(yōu)匹配函數(shù)序號(hào)Hn_max，選擇與其對(duì)應(yīng)的簡(jiǎn)單雙端口RAM IP核，并將其中存儲(chǔ)的IFFT輸出數(shù)據(jù)讀取出來(lái)；如果不是，直接將默認(rèn)簡(jiǎn)單雙端口RAM IP核中存儲(chǔ)的IFFT輸出數(shù)據(jù)讀出來(lái)；

IFFT輸出選擇緩存模塊的輸出為頻域脈沖壓縮模塊的輸出；

b、采用恒虛警檢測(cè)模塊對(duì)步驟a中的數(shù)據(jù)進(jìn)行檢測(cè)，具體為根據(jù)步驟a中取模模塊獲得的回波數(shù)據(jù)的模值對(duì)目標(biāo)進(jìn)行判斷，判定不存在目標(biāo)時(shí)，通知頻域脈沖壓縮模塊的所有下級(jí)模塊使能拉低，重復(fù)步驟a處理下一個(gè)相參處理周期的回波數(shù)據(jù)；否則進(jìn)入步驟c；

c、采用乒乓轉(zhuǎn)置緩存模塊對(duì)頻域脈沖壓縮模塊輸出的數(shù)據(jù)進(jìn)行處理，所述乒乓轉(zhuǎn)置緩存模塊包括乒乓轉(zhuǎn)置控制模塊、RAM1模塊和RAM2模塊，采用按行寫入，依列讀出的方式，選用兩片片內(nèi)簡(jiǎn)單雙端口RAM IP核，設(shè)置RAM IP核的位寬width＝log₂ M+log₂ N，深度其中N為每個(gè)脈沖重復(fù)周期的采樣點(diǎn)數(shù)，N＝(T-T_p)×f_s，每片RAMIP核的高log₂ M位為行地址，低log₂ N位為列地址，則對(duì)頻域脈沖壓縮模塊輸出的數(shù)據(jù)進(jìn)行處理的方法為：

c1、在寫操作過(guò)程中，將M×N個(gè)數(shù)據(jù)全部寫到其中一塊RAM中，此過(guò)程中，列地址計(jì)數(shù)器先進(jìn)行計(jì)數(shù)，當(dāng)列地址計(jì)數(shù)器記得的值等于N-1時(shí)，行地址計(jì)數(shù)器加一，直到行地址計(jì)數(shù)器記得的值等于M-1，寫完成后觸發(fā)讀操作，下一個(gè)相參處理周期的M×N個(gè)數(shù)據(jù)會(huì)被寫到另一塊RAM中，循環(huán)如上操作；

c2、在讀操作過(guò)程中，先從RAM1中讀取數(shù)據(jù)，行地址計(jì)數(shù)器先進(jìn)行計(jì)數(shù)，當(dāng)行地址計(jì)數(shù)器記得的值等于M-1時(shí)，列地址計(jì)數(shù)器加一，直到列地址計(jì)數(shù)器記得的值等于N-1，然后從RAM2中讀取下一個(gè)相參處理周期的M×N個(gè)數(shù)據(jù)，循環(huán)如上操作；乒乓轉(zhuǎn)置控制模塊在讀操作過(guò)程中，當(dāng)讀操作過(guò)程中的列地址等于第一個(gè)脈沖的回波最大模值對(duì)應(yīng)的距離單元序號(hào)max_cell_index1時(shí)，將其對(duì)應(yīng)列的M個(gè)數(shù)據(jù)單獨(dú)讀取出來(lái)，送到chirp-z變換模塊，所述chirp-z變換模塊包括1個(gè)FFT模塊、1個(gè)IFFT模塊、1個(gè)復(fù)數(shù)乘法器模塊和3個(gè)直接數(shù)字式頻率合成器，其中FFT模塊、IFFT模塊、復(fù)數(shù)乘法器模塊與步驟a中頻域脈沖壓縮模塊中的相同模塊進(jìn)行復(fù)用；

d、采用動(dòng)目標(biāo)檢測(cè)模塊讀取乒乓轉(zhuǎn)置緩存模塊中的數(shù)據(jù)，所述動(dòng)目標(biāo)檢測(cè)模塊用于對(duì)相參回波脈沖串進(jìn)行匹配濾波，實(shí)現(xiàn)對(duì)回波的相參積累；

e、將動(dòng)目標(biāo)檢測(cè)模塊的輸出數(shù)據(jù)進(jìn)行取模處理，取模方式同步驟a中取模模塊；

f、比較步驟e中取模模塊輸出的前后兩個(gè)數(shù)據(jù)的大小，求出一個(gè)相參處理周期回波最大幅值所對(duì)應(yīng)的脈沖重復(fù)周期序號(hào)max_PRT_index；

g、根據(jù)獲得的脈沖重復(fù)周期序號(hào)max_PRT_index，獲取chirp-z變換模塊中直接數(shù)字式頻率合成器的參數(shù)，設(shè)3個(gè)直接數(shù)字式頻率合成器的參數(shù)為K'₀和△K'，具體方法為：

將參數(shù)和的值預(yù)存到FPGA內(nèi)；

其中，2^w1為ROM的存儲(chǔ)深度，f_{sys_clk}為系統(tǒng)時(shí)鐘頻率；

對(duì)第一個(gè)直接數(shù)字式頻率合成器：

計(jì)算出DDS_cof1與(max_PRT_index-2)的乘積，得到參數(shù)K'₀₁；△K'₁＝DDS_cof2；

對(duì)第二個(gè)直接數(shù)字式頻率合成器：

K'₀₂＝0；△K′₂＝-DDS_cof2；

對(duì)第三個(gè)直接數(shù)字式頻率合成器：

K'₀₃＝0；△K′₃＝DDS_cof2；

chirp-z變換模塊根據(jù)獲得的參數(shù)，對(duì)乒乓轉(zhuǎn)置緩存模塊輸入的數(shù)據(jù)進(jìn)行處理；

h、將chirp-z模塊的輸出數(shù)據(jù)送到取模模塊中，求取模值，取模方式同步驟a中取模模塊；

i、將求取模值后的數(shù)據(jù)送到求最值模塊，最大值寄存器初始值為“0”，每個(gè)相參處理周期清零一次，比較求取模值后的數(shù)據(jù)和最大值寄存器中的數(shù)據(jù)，將最大值更新到最大值寄存器中，直至L1個(gè)數(shù)據(jù)比較完成，得到最大幅值Yr；

j、根據(jù)獲得的最大幅值Yr計(jì)算待測(cè)動(dòng)目標(biāo)的雷達(dá)散射截面，即σ的值，具體為：

j1、將參數(shù)和的值預(yù)存到FPGA內(nèi)，其中，c為光速，Y₀為接收機(jī)幅度值，R₀為在暗室環(huán)境中雷達(dá)與金屬標(biāo)定體的距離，σ₀為金屬標(biāo)定體的RCS值；

j2、調(diào)用FPGA內(nèi)部的乘法器和加法器IP核計(jì)算出動(dòng)目標(biāo)距離雷達(dá)的精確距離Rr的值,Rr＝rcs_cof1×(max_cell_index1×τ_div+Hn_max-1)，其中max_cell_index1和Hn_max分別為步驟a中一個(gè)相參處理周期中第一個(gè)脈沖的回波最大模值對(duì)應(yīng)的距離單元序號(hào)和匹配函數(shù)序號(hào)；

j3、調(diào)用FPGA內(nèi)部的乘法器IP核計(jì)算出待測(cè)動(dòng)目標(biāo)的雷達(dá)散射截面：