[發(fā)明專利]具有集成目錄高速緩存的優(yōu)化的高速緩存代理

有效

• 申請?zhí)枺?/td>: 201810002915.4
• 申請日: 2018-01-02
• 公開（公告）號: CN108268385B
• 公開（公告）日: 2023-07-11
• 發(fā)明（設(shè)計）人: B·法西姆;A·賈格納什;J·D·錢伯蘭恩;S·D·斯特姆
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G06F12/0817
• 分類號: G06F12/0817;G06F12/084
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 何焜;黃嵩泉

本申請公開了具有集成目錄高速緩存的優(yōu)化的高速緩存代理。本文描述了用于實現(xiàn)對跟蹤存儲器訪問的跟蹤器條目的早的解除分配的系統(tǒng)、方法和處理器。方法的一個實施例包括：維持與多個處理單元中的第一處理單元對應(yīng)的RSF以跟蹤多個高速緩存行，其中如果一個高速緩存行存儲在存儲器和一個或多個其他處理單元中則該高速緩存行被RSF跟蹤，存儲器耦合至多個處理單元并由多個處理單元共享；接收來自第一處理單元的處理核的訪問目標(biāo)高速緩存行的請求；分配與請求對應(yīng)的跟蹤器條目，跟蹤器條目用于跟蹤請求的狀態(tài)；在RSF中執(zhí)行對目標(biāo)高速緩存行的查找；以及響應(yīng)于目標(biāo)高速緩存行未被RSF跟蹤的檢測而對跟蹤器條目解除分配。

背景技術(shù)

在對用于解決在當(dāng)前以及未來的服務(wù)器/計算機使用模型中的日益增長的處理需求的新的和改進的解決方案的開發(fā)中存在許多挑戰(zhàn)。這些挑戰(zhàn)中的一個是感知的“存儲器墻”，其中存儲器帶寬不能跟上增加的計算帶寬。對于高度并行應(yīng)用，通過增加使用的核的數(shù)量和/或?qū)⒛承┤蝿?wù)卸載到高度專用核來增加計算帶寬和效率是相對簡單的。然而，當(dāng)談到增加存儲器帶寬時，這些方法不能良好地調(diào)整，因為設(shè)計能夠跟上日益增加的計算帶寬的一致性互連和存儲器層次結(jié)構(gòu)提出若干挑戰(zhàn)。

首先，增加計算核對總管芯尺寸施加壓力。許多目前的高性能計算(HPC)和集成圖形中央處理單元(CPU)設(shè)計要么已經(jīng)在標(biāo)線限制，要么由于成本約束而不能增加管芯尺寸。這為用于實現(xiàn)支持存儲器帶寬的增加所需的一致性互連緩沖器和隊列留下非常小的可用的管芯上物理空間。其次，許多目前的CPU設(shè)計本身已經(jīng)是功率非常受挑戰(zhàn)的。將上述挑戰(zhàn)與對將更多功率分配給計算元件而不是結(jié)構(gòu)的強烈要求結(jié)合，很明顯增加存儲器帶寬的關(guān)鍵在于更智能和更高效地使用當(dāng)前架構(gòu)設(shè)計中的現(xiàn)有的存儲器資源，而不是試圖創(chuàng)建更多的存儲器資源。

附圖說明

隨著通過在結(jié)合所附附圖時參考以下具體實施方式使本發(fā)明的前述多個方面和許多伴隨的優(yōu)點變得更好地被理解，本發(fā)明的前述多個方面和許多伴隨的優(yōu)點將更容易領(lǐng)會，其中，遍及各個視圖，除非另外指定，否則相同的附圖標(biāo)記指相同的部件：

圖1是示出用于實現(xiàn)本發(fā)明的實施例的示例性平臺硬件或系統(tǒng)的高級視圖的框圖；

圖2A是示出根據(jù)實施例的插槽的框圖；

圖2B是示出插槽的替代實施例的框圖；

圖3示出根據(jù)本發(fā)明的實施例的遠(yuǎn)程監(jiān)聽濾波器(“RSF”)的示例性實現(xiàn)方式；

圖4是示出根據(jù)一個實施例的高速緩存和本地代理(“CHA”)實現(xiàn)方式的抽象高級視圖的框圖；

圖5是示出根據(jù)實施例的用于實現(xiàn)CHA以執(zhí)行對跟蹤器條目的早的解除分配的操作和邏輯的流程圖；

圖6是基于現(xiàn)有技術(shù)的示出其中需要監(jiān)聽遠(yuǎn)程插槽的本地核的高速緩存行訪問的消息流程圖；

圖7示出與其中不需要監(jiān)聽遠(yuǎn)程插槽的源自本地核的高速緩存行訪問請求對應(yīng)的消息流程圖；

圖8示出根據(jù)本發(fā)明的實施例的與請求表(“TOR”)中的跟蹤器條目被早地解除分配的源自本地核的高速緩存行訪問請求對應(yīng)的消息流程圖；

圖9示出根據(jù)本發(fā)明的實施例的與TOR中的跟蹤器條目未被早地解除分配的源自本地核的高速緩存行訪問請求對應(yīng)的消息流程圖；

圖10A是示出根據(jù)本發(fā)明的實施例的示例性有序流水線和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行流水線的框圖；

圖10B是示出根據(jù)本發(fā)明的實施例的要包括在處理器中的有序架構(gòu)核的示例性實施例和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行架構(gòu)核的框圖；

圖11是根據(jù)本發(fā)明的實施例的具有集成存儲器控制器和圖形器件的單核處理器和多核處理器的框圖；

圖12示出根據(jù)本發(fā)明的一個實施例的系統(tǒng)的框圖；

圖13示出根據(jù)本發(fā)明的實施例的第二系統(tǒng)的框圖；