[發(fā)明專(zhuān)利]數(shù)據(jù)處理方法以及服務(wù)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201810001147.0
• 申請(qǐng)日: 2018-01-02
• 公開(kāi)（公告）號(hào): CN108108472B
• 公開(kāi)（公告）日: 2022-05-31
• 發(fā)明（設(shè)計(jì)）人: 李正
• 申請(qǐng)（專(zhuān)利權(quán)）人: 聯(lián)想（北京）有限公司
• 主分類(lèi)號(hào): G06F16/242
• 分類(lèi)號(hào): G06F16/242;G06F16/2453;G06F16/2455;G06F16/245
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 王寶筠

本申請(qǐng)公開(kāi)了一種數(shù)據(jù)處理方法以及服務(wù)器，該方法應(yīng)用于人工智能平臺(tái)的服務(wù)器，包括：FPGA獲取數(shù)據(jù)查詢(xún)命令；根據(jù)數(shù)據(jù)查詢(xún)命令中多個(gè)查詢(xún)條件的第一數(shù)量及邏輯關(guān)系，以及FPGA中計(jì)算模塊的第二數(shù)量，將多個(gè)查詢(xún)條件劃分為多個(gè)查詢(xún)條件組，并確定查詢(xún)條件組的邏輯關(guān)系；FPGA依次根據(jù)當(dāng)前處理的查詢(xún)條件組中的查詢(xún)條件，以及當(dāng)前處理的查詢(xún)條件組中查詢(xún)條件之間的邏輯關(guān)系，確定當(dāng)前處理的查詢(xún)條件組對(duì)應(yīng)數(shù)據(jù)查詢(xún)結(jié)果；根據(jù)多個(gè)查詢(xún)條件組之間的邏輯關(guān)系，以及多個(gè)數(shù)據(jù)查詢(xún)條件組對(duì)應(yīng)的數(shù)據(jù)查詢(xún)結(jié)果，確定數(shù)據(jù)查詢(xún)命令對(duì)應(yīng)的目標(biāo)數(shù)據(jù)查詢(xún)結(jié)果。該方案可以減少由于FPGA的資源限制，而無(wú)法成功處理數(shù)據(jù)查詢(xún)操作的情況。

技術(shù)領(lǐng)域

本發(fā)明涉及信息處理技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種數(shù)據(jù)處理方法以及服務(wù)器。

背景技術(shù)

在人工智能平臺(tái)中，服務(wù)器對(duì)于數(shù)據(jù)查詢(xún)的效率要求較高，而為了提高數(shù)據(jù)查詢(xún)效率，人工智能平臺(tái)中的服務(wù)器可以基于現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable GateArray，F(xiàn)PGA)來(lái)實(shí)現(xiàn)數(shù)據(jù)庫(kù)查詢(xún)。

FPGA中一般會(huì)具有多個(gè)用于執(zhí)行數(shù)據(jù)查詢(xún)處理的計(jì)算模塊，通過(guò)這多個(gè)計(jì)算模塊可以處理數(shù)據(jù)查詢(xún)操作所涉及的多個(gè)查詢(xún)條件相關(guān)數(shù)據(jù)處理。然而，F(xiàn)PGA中計(jì)算模塊的數(shù)量是有限的，因此，如果數(shù)據(jù)查詢(xún)操作所涉及到的查詢(xún)條件的數(shù)量較多時(shí)，F(xiàn)PGA則無(wú)法完成該數(shù)據(jù)查詢(xún)操作的處理，從而使得FPGA對(duì)于數(shù)據(jù)庫(kù)處查詢(xún)的加速存在一定的局限性。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種數(shù)據(jù)處理方法以及服務(wù)器，以突破FPGA對(duì)于數(shù)據(jù)查詢(xún)操作涉及到的條件查詢(xún)操作的數(shù)量的限制，以減少由于FPGA的資源限制，而無(wú)法成功處理數(shù)據(jù)查詢(xún)操作的情況。

為實(shí)現(xiàn)上述目的，本發(fā)明提供了如下技術(shù)方案：

一種數(shù)據(jù)處理方法，應(yīng)用于人工智能平臺(tái)的服務(wù)器，包括：

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA獲取數(shù)據(jù)查詢(xún)命令，所述數(shù)據(jù)查詢(xún)命令包含多個(gè)查詢(xún)條件以及所述多個(gè)查詢(xún)條件之間的邏輯關(guān)系；

所述FPGA根據(jù)所述多個(gè)查詢(xún)條件的第一數(shù)量、所述多個(gè)查詢(xún)條件之間的邏輯關(guān)系以及所述FPGA中計(jì)算模塊的第二數(shù)量，將所述多個(gè)查詢(xún)條件劃分為多個(gè)查詢(xún)條件組，并確定所述多個(gè)查詢(xún)條件組之間的邏輯關(guān)系，其中，所述查詢(xún)條件組中查詢(xún)條件的數(shù)量不超過(guò)所述第二數(shù)量；

所述FPGA依次處理每個(gè)查詢(xún)條件組，并根據(jù)當(dāng)前處理的所述查詢(xún)條件組中的查詢(xún)條件，以及當(dāng)前處理的所述查詢(xún)條件組中查詢(xún)條件之間的邏輯關(guān)系，確定當(dāng)前處理的查詢(xún)條件組對(duì)應(yīng)數(shù)據(jù)查詢(xún)結(jié)果；

所述FPGA根據(jù)所述多個(gè)查詢(xún)條件組之間的邏輯關(guān)系，以及所述多個(gè)數(shù)據(jù)查詢(xún)條件組對(duì)應(yīng)的數(shù)據(jù)查詢(xún)結(jié)果，確定所述數(shù)據(jù)查詢(xún)命令對(duì)應(yīng)的目標(biāo)數(shù)據(jù)查詢(xún)結(jié)果。

優(yōu)選的，所述FPGA根據(jù)所述多個(gè)查詢(xún)條件的第一數(shù)量、所述多個(gè)查詢(xún)條件之間的邏輯關(guān)系以及所述FPGA中計(jì)算模塊的第二數(shù)量，將所述多個(gè)查詢(xún)條件劃分為多個(gè)查詢(xún)條件組，并確定所述多個(gè)查詢(xún)條件組之間的邏輯關(guān)系，包括：

所述FPGA根據(jù)所述多個(gè)查詢(xún)條件之間的邏輯關(guān)系，構(gòu)建出用于表征所述多個(gè)查詢(xún)條件之間邏輯關(guān)系的二叉樹(shù)，所述二叉樹(shù)中第一層的葉子節(jié)點(diǎn)用于表示所述查詢(xún)條件；

根據(jù)所述二叉樹(shù)中第一層的葉子節(jié)點(diǎn)的數(shù)量以及所述第二數(shù)量，將所述二叉樹(shù)拆分成多個(gè)第一子樹(shù)，以及表征所述多個(gè)第一子樹(shù)的父節(jié)點(diǎn)之間邏輯關(guān)系的第二子樹(shù)，其中，所述第一子樹(shù)中第一層的葉子節(jié)點(diǎn)的數(shù)量為2^N，2^N不大于所述第二數(shù)量，且所述第一子樹(shù)的層數(shù)為N+1，所述N為大于等于1的自然數(shù)；

所述FPGA依次處理每個(gè)查詢(xún)條件組，并根據(jù)當(dāng)前處理的所述查詢(xún)條件組中的查詢(xún)條件，以及當(dāng)前處理的所述查詢(xún)條件組中查詢(xún)條件之間的邏輯關(guān)系，確定當(dāng)前處理的查詢(xún)條件組對(duì)應(yīng)數(shù)據(jù)查詢(xún)結(jié)果，包括：