[發(fā)明專(zhuān)利]垂直堆疊FinFET和共享柵圖案化

在審

• 申請(qǐng)?zhí)枺?/td>: 201780094231.5
• 申請(qǐng)日: 2017-08-24
• 公開(kāi)（公告）號(hào): CN110945664A
• 公開(kāi)（公告）日: 2020-03-31
• 發(fā)明（設(shè)計(jì)）人: A.利拉克;S.馬;J.R.韋伯;R.梅漢德魯;S.M.塞亞;P.莫羅;P.H.基斯
• 申請(qǐng)（專(zhuān)利權(quán)）人: 英特爾公司
• 主分類(lèi)號(hào): H01L29/78
• 分類(lèi)號(hào): H01L29/78;H01L29/66;H01L21/8238;H01L29/417
• 代理公司: 中國(guó)專(zhuān)利代理(香港)有限公司 72001
• 代理人: 付曼;劉春元

堆疊finFET結(jié)構(gòu)包括鰭，該鰭至少具有半導(dǎo)體材料的第二層之上或之下堆疊的半導(dǎo)體材料的第一層。第一和第二層例如可包括IV族半導(dǎo)體材料層和III?V族半導(dǎo)體材料層。堆疊finFET可包括P型finFET之上或之下堆疊的N型finFET，兩個(gè)finFET可具有不同半導(dǎo)體材料層內(nèi)的溝道部分。半導(dǎo)體材料的第一和第二層的溝道部分可耦合到垂直對(duì)準(zhǔn)的獨(dú)立柵電極。半導(dǎo)體材料的第一和第二層的溝道部分可由第一和第二層的子鰭部分垂直分離。與子鰭部分相鄰的介電材料的不同層可例如作為固定電荷或雜質(zhì)摻雜劑源來(lái)改進(jìn)溝道部分之間的電隔離。

背景技術(shù)

集成電路（IC）的裝置密度已經(jīng)遵從摩爾定律增加了幾十年。但是，隨著裝置結(jié)構(gòu)的側(cè)向尺寸隨每個(gè)技術(shù)代收縮，變得越來(lái)越難以進(jìn)一步減少結(jié)構(gòu)尺寸。

三維（3D）縮放現(xiàn)在受到極大關(guān)注，因?yàn)閦高度（裝置厚度）上的降低提供增加總體裝置密度和IC性能的另一個(gè)途徑。3D縮放可采取例如芯片堆疊或封裝IC堆疊的形式。已知3D集成技術(shù)是昂貴的，并且可能僅提供在z高度和裝置密度方面的漸進(jìn)改進(jìn)。例如，芯片厚度的大多數(shù)可能是非活性襯底材料。這類(lèi)芯片的疊層（stack）可采用透襯底通孔（TSV）技術(shù)作為垂直互連芯片疊層的手段。TSV通常貫穿襯底材料的20-50 μm或更多，并且因此一般限制到微米標(biāo)度上的通孔直徑。因此，TSV密度限制到遠(yuǎn)低于大多數(shù)裝置（例如晶體管、存儲(chǔ)器）單元的密度。

附圖說(shuō)明

在附圖中通過(guò)舉例而不是限制的方式來(lái)示出本文所述的材料。為了說(shuō)明的簡(jiǎn)潔和清楚起見(jiàn)，附圖所示元件不一定按比例繪制。例如，為了清楚起見(jiàn)，一些元件的尺寸可能相對(duì)于其他元件被放大。另外，為了論述的清楚起見(jiàn)，各種物理特征可按照其簡(jiǎn)化“理想形式”和幾何形狀來(lái)表示，但盡管如此，要理解的是，實(shí)際實(shí)現(xiàn)可能僅近似所示理想情況。例如，可繪制平滑表面和正方形交叉點(diǎn)，而不考慮納米制作技術(shù)所形成的有線粗糙度、圓角以及有缺陷的角交叉點(diǎn)結(jié)構(gòu)特性。此外，在認(rèn)為適當(dāng)?shù)那闆r下，在附圖之間重復(fù)參考標(biāo)記，以指示對(duì)應(yīng)或相似的元件。在附圖中：

圖1A是按照一些實(shí)施例的垂直堆疊CMOS finFET的等距（isometric）圖；

圖1B是按照一些實(shí)施例的垂直堆疊CMOS finFET的等距圖；

圖1C是按照一些實(shí)施例的垂直堆疊CMOS finFET的橫向?qū)挾鹊慕孛鎴D；

圖1D是按照一些實(shí)施例的垂直堆疊CMOS finFET的縱向長(zhǎng)度的截面圖；

圖2是示出按照一些實(shí)施例共享頂部與底部堆疊finFET之間的柵端子圖案化的方法的流程圖；

圖3A、圖3B、圖3C、圖3D、圖3E、圖3F、圖3G和圖3H是按照一些實(shí)施例隨著執(zhí)行圖2中所示方法中的所選操作而演進(jìn)的堆疊finFET的截面圖；

圖4是示出按照一些實(shí)施例制作堆疊CMOS finFET的方法的流程圖。

圖5A、圖5B、圖5C、圖5D和圖5E是按照一些實(shí)施例隨著執(zhí)行圖4中所示方法中的所選操作而演進(jìn)的堆疊finFET的截面圖；

圖6是示出按照一些備選實(shí)施例制作堆疊CMOS finFET的方法的流程圖；

圖7A、圖7B、圖7C、圖7D和圖7E是按照一些實(shí)施例隨著執(zhí)行圖6中所示方法中的所選操作而演進(jìn)的堆疊finFET的截面圖；

圖8是示出按照一些備選實(shí)施例制作堆疊CMOS finFET的方法的流程圖；

圖9A、圖9B、圖9C和圖9D是按照一些實(shí)施例隨著執(zhí)行圖8中所示方法中的所選操作而演進(jìn)的堆疊finFET的截面圖；

圖10是示出按照一些實(shí)施例電隔離堆疊finFET的方法的流程圖；

圖11是示出按照一些實(shí)施例電隔離堆疊finFET的方法的流程圖；