[發(fā)明專利]隧穿場效應晶體管及其制備方法

有效

• 申請?zhí)枺?/td>: 201780090410.1
• 申請日: 2017-05-26
• 公開（公告）號: CN110603646B
• 公開（公告）日: 2021-02-09
• 發(fā)明（設計）人: 徐慧龍;李偉;張臣雄
• 申請（專利權）人: 華為技術有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336;H01L27/088
• 代理公司: 廣州三環(huán)專利商標代理有限公司 44202
• 代理人: 郝傳鑫;熊永強

一種隧穿場效應晶體管及其制備方法，該隧穿場效應晶體管包括：設置于襯底(11)上的半導體層(12)、設置于半導體層上階梯狀的柵介質層(13)、第一柵極(14)以及第二柵極(15)；其中，半導體層包括設置于半導體的第一摻雜類型的源區(qū)(121)、第二摻雜類型的漏區(qū)(122)，以及溝道(123)；柵介質層背對襯底的表面包括第一表面(1301)和第二表面(1302)，第一表面低于第二表面；第一柵極和第二柵極分別設置于第一表面和第二表面上，且第一表面和第二表面的高度差大于第一柵極的厚度，以使第一柵極與第二柵極不連接，實現(xiàn)第一柵極和第二柵極獨立控制其下方的溝道的靜電摻雜，且其電子的隧穿方向與柵電場方向相同，提高TFET開態(tài)時的隧穿電流。

技術領域

本發(fā)明涉及計算機技術領域，尤其涉及一種隧穿場效應晶體管及其制備方法。

背景技術

隨著集成電路的發(fā)展，金屬氧化物半導體場效應晶體管(metal oxidesemiconductor filed effect transistor，MOSFET)的尺寸不斷的按照“摩爾定律”進行縮小，造成集成電路片的功耗增加。為降低集成電路的功耗，可以降低MOSFET的驅動電壓。降低MOSFET的驅動電壓需要通過降低閾值電壓來實現(xiàn)，但由于MOSFET亞閾值區(qū)開關特性受控于載流子擴散機制，其亞閾值擺幅的理論值最小為60mV/dec，如果線性規(guī)律降低閾值電壓60mV,關鈦電流會以指數(shù)規(guī)律增加一個數(shù)量級，造成集成電路的功耗能加。因此，需要提供一種具有低功耗、低亞閾值擺幅的器件代替?zhèn)鹘y(tǒng)的MOSFET。

隧穿場效應晶體管(tunnel field effect transistor，TFET)的開態(tài)和關態(tài)間的轉換是通過源區(qū)載流子與溝道載流子的帶間隧穿來實現(xiàn)。TFET的亞閾值擺幅理論上可以小于MOSFET亞閾值擺幅60mV/dec的理論極限，可在較低的驅動電壓下實現(xiàn)開態(tài)和關態(tài)的轉變。然而，現(xiàn)有技術中，TFET通常為點隧穿機制，即工作時載流子的隧穿方向與柵電場不在同一方向上，使得TFET開態(tài)電流低。

發(fā)明內容

本發(fā)明實施例提供了一種隧穿場效應晶體管及其制備方法，通過雙柵獨立控制控制其下方的溝道，實現(xiàn)隧穿方向與柵電場方向相同，提高隧穿電流。

第一方面，本發(fā)明實施例提供了一種隧穿場效應晶體管，包括：

設置于襯底上的半導體層；所述半導體層包括設置于所述半導體的第一摻雜類型的源區(qū)、第二摻雜類型的漏區(qū)，以及溝道；

階梯狀的柵介質層，設置于所述半導體層上，所述柵介質層背對所述襯底的表面包括第一表面和第二表面，所述第一表面低于第二表面；

第一柵極以及第二柵極，所述第一柵極和所述第二柵極分別設置于所述第一表面和所述第二表面上；

其中，所述第一表面和所述第二表面的高度差大于所述第一柵極的厚度，以使所述第一柵極與所述第二柵極不連接。

本發(fā)明一實施例中，所述第一柵極在所述半導體層上的投影與所述第二柵極在所述半導體層上的投影間的距離小于距離閾值。

本發(fā)明一實施例中，所述柵介質層包括第一柵介質層和第二柵介質層，所述第一柵介質層設置于所述半導體層上，所述第二柵介質層設置于所述第一柵介質層上；所述第一柵極和所述第二柵極分別設置于所述第一柵介質層和所述第二柵介質層上；所述第二柵介質層的厚度大于所述第一柵極的厚度。

本發(fā)明一實施例中，所述第一柵極的材質為單層石墨烯、雙層石墨烯或多層石墨烯的一種；所述第二柵極的材質為金屬、石墨烯、氧化銦錫(ITO)的一種或多種的組合。

本發(fā)明一實施例中，所述第一柵極的厚度不大于2nm。

本發(fā)明一實施例中，所述隧穿場效應晶體管還包括：設置于所述源區(qū)上的源極以及設置于所述漏區(qū)上的漏極。