[發明專利]在基于處理器的系統中提供經擴展動態隨機存取存儲器突發長度

有效

• 申請號: 201780069229.2
• 申請日: 2017-11-30
• 公開（公告）號: CN109964213B
• 公開（公告）日: 2023-04-28
• 發明（設計）人: K·S·貝恩斯;W·奎因;王力永
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/28
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

公開在基于處理器的系統中提供經擴展動態隨機存取存儲器DRAM突發長度。一方面，一種基于處理器的系統包含提供4位寬數據存取(“x4”)和128位內部數據預取的DRAM電路(例如，安置在公共x4/x8裸片上)。當在x4模式中操作時，所述DRAM電路經配置以提供32位的經擴展DRAM突發長度(“BL32”)。所述DRAM電路從以通信方式耦合到所述DRAM電路的存儲器控制器接收存儲器讀取請求，預取128位數據，并響應于所述存儲器讀取請求將所有所述128位所獲取數據返回到所述存儲器控制器。在一些方面，所述DRAM電路還可從所述存儲器控制器接收包含128位寫入數據的存儲器寫入命令，并將所述128位寫入數據寫入到存儲器，而無需執行讀取/修改/寫入RMW操作。

相關申請的交叉引用

本申請主張2017年11月29日申請且名稱為“在基于處理器的系統中提供經擴展動態隨機存取存儲器突發長度(PROVIDING?EXTENDED?DYNAMIC?RANDOM?ACCESS?MEMORY(DRAM)BURST?LENGTHS?IN?PROCESSOR-BASED?SYSTEMS)”的第15/825,724號美國專利申請的優先權，所述專利申請主張2016年12月1日申請且名稱為“在基于處理器的系統中提供經擴展動態隨機存取存儲器突發長度(PROVIDING?EXTENDED?DYNAMIC?RANDOM?ACCESSMEMORY(DRAM)BURST?LENGTHS?IN?PROCESSOR-BASED?SYSTEMS)”的第62/428,638號美國臨時專利申請的優先權，前述申請的內容以全文引用的方式并入本文中。

技術領域

本公開的技術大體上涉及基于處理器的系統的存儲器系統，并且具體地說，涉及動態隨機存取存儲器(DRAM)中的存儲器突發長度。

背景技術

動態隨機存取存儲器(DRAM)是一種其中數據的個別位使用在存儲器電路內包括一個晶體管和一個電容器的一對存儲的計算機存儲器的普遍形式。雙倍數據速率(DDR)存儲器是一類通過在時鐘信號的上升和下降邊沿兩者上啟用數據傳遞來提供高數據傳遞速率的DRAM，由此使給定時鐘頻率下的數據總線帶寬加倍。聯合電子元件技術委員會(JEDEC)已建立多代DDR存儲器的規范，包含DDR1、DDR2、DDR3和DDR4，其中DDR5的規范即將出現。

DRAM電路可使用提供四(4)個或八(8)個數據引腳(在本文中分別被稱作“x4”或“4位寬”和“x8”或“8位寬”)用于輸入和輸出的公共裸片來實施。可傳入和傳出DRAM電路的數據量是使用中數據引腳的數目和DRAM電路的“突發長度”的函數。如本文中所使用，“突發長度”是指可通過每一數據引腳作為單個傳輸單元(“突發”)傳輸的數據的位的數目。因此，例如，DRAM突發長度為16(BL16)的x4DRAM電路可一次傳遞64位數據(即，四(4)個數據引腳中的每一個傳遞16位數據)，而BL16的x8DRAM電路可一次傳遞128位數據(即，八(8)個數據引腳中的每一個傳遞16位數據)。

因為可以使用公共裸片來實施x4和x8DRAM電路，所以基于公共裸片的DRAM電路可經配置以在內部執行128位數據的預取以供所有外部讀取和寫入，而不管在單個存儲器操作中實際可傳輸的位的數目是多少。這可以為BL16的x8DRAM電路提供最佳性能，但是可能會導致使用BL16的x4DRAM電路的有效性能和功率消耗變差。舉例來說，x4DRAM電路的存儲器讀取操作需要DRAM電路獲取128位數據，使用錯誤校正碼(ECC)校正任一個位錯誤，向存儲器控制器提供所獲取數據的64位子集，并舍棄所獲取數據的其它64位。對于存儲器寫入操作，僅64位寫入數據被DRAM電路接收以寫入到存儲器。然而，DRAM電路仍然必須在內部獲取128位數據，執行錯誤校正，將64位寫入數據合并到128位所獲取數據中，重新計算128位數據的ECC，最后將所有數據寫回到存儲器。這一系列操作需要通過DRAM電路來執行讀取/修改/寫入(RMW)操作，這在計算資源和功率消耗方面可能較為昂貴。因此，希望為實施于公共x4/x8裸片上的x4DRAM電路提供更高效的機制以執行存儲器讀取和寫入操作。

發明內容