[發明專利]流水線高吞吐量分層LDPC解碼器架構

有效

• 申請號: 201780067344.6
• 申請日: 2017-09-23
• 公開（公告）號: CN109906559B
• 公開（公告）日: 2023-07-04
• 發明（設計）人: V·隆科;G·瓦拉特卡;T·J·理查德森;Y·曹
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳煒;亓云

1.一種用于執行低密度奇偶校驗(LDPC)解碼的方法，所述方法包括：

接收對應于使用LDPC編碼來編碼的比特的比特對數似然比(LLR)；

更新對應于奇偶校驗矩陣(PCM)的列的每個經編碼比特的所述比特LLR，所述比特LLR指示每個經編碼比特的值的概率；

通過處理所述PCM的行內的每個比特LLR來為每個經編碼比特確定所述行的后驗LLR，其中對于第一組經編碼比特，確定所述后驗LLR包括使用第一數目的過時的比特LLR，并且其中對于第二組經編碼比特，確定所述后驗LLR包括使用第二數目的經更新的比特LLR，其中所述第一組經編碼比特和所述第二組經編碼比特包括全部經編碼比特；以及

利用所述比特LLR來解碼所述經編碼比特。

2.如權利要求1所述的方法，其中更新所述比特LLR是基于對應的后驗LLR的。

3.如權利要求2所述的方法，其中基于所述對應的后驗LLR來更新所述比特LLR包括：基于對應的過時的后驗LLR與對應的經更新的后驗LLR之間的差異來更新所述比特LLR。

4.如權利要求1所述的方法，進一步包括：將對應于第三組經編碼比特的第一組經更新的比特LLR存儲在第一存儲器組中，以及將對應于第四組經編碼比特的第二組經更新的比特LLR存儲在第二存儲器組中，其中所述第三組經編碼比特和所述第四組經編碼比特包括全部經編碼比特。

5.如權利要求4所述的方法，進一步包括：在從所述第一存儲器組進行讀取的同時從所述第二存儲器組進行讀取。

6.如權利要求4所述的方法，進一步包括：基于所述PCM的各行之間的依賴性來為所述第三組經編碼比特或所述第四組經編碼比特選擇比特。

7.如權利要求6所述的方法，進一步包括：基于所述PCM中的各行之間的依賴性來確定用于更新所述比特LLR的次序。

8.如權利要求1所述的方法，其中利用所述比特LLR來對所述經編碼比特進行解碼包括：利用所述比特LLR在所述經編碼比特上執行分層解碼。

9.一種用于執行低密度奇偶校驗(LDPC)解碼的裝置，包括：

至少一個處理器，其被配置成：

接收對應于使用LDPC編碼來編碼的比特的比特對數似然比(LLR)；

更新對應于奇偶校驗矩陣(PCM)的列的每個經編碼比特的所述比特LLR，所述比特LLR指示每個經編碼比特的值的概率；

通過處理所述PCM的行內的每個比特LLR來為每個經編碼比特確定所述行的后驗LLR，其中對于第一組經編碼比特，確定所述后驗LLR包括使用第一數目的過時的比特LLR，并且其中對于第二組經編碼比特，確定所述后驗LLR包括使用第二數目的經更新的比特LLR，其中所述第一組經編碼比特和所述第二組經編碼比特包括全部經編碼比特；以及利用所述比特LLR來解碼所述經編碼比特；以及

與所述至少一個處理器耦合的存儲器。

10.如權利要求9所述的裝置，其中更新所述比特LLR是基于對應的后驗LLR的。

11.如權利要求10所述的裝置，其中基于所述對應的后驗LLR來更新所述比特LLR包括：基于對應的過時的后驗LLR與對應的經更新的后驗LLR之間的差異來更新所述比特LLR。

12.如權利要求9所述的裝置，其中所述至少一個處理器被進一步配置成：將對應于第三組經編碼比特的第一組經更新的比特LLR存儲在第一存儲器組中，并且將對應于第四組經編碼比特的第二組經更新的比特LLR存儲在第二存儲器組中，其中所述第三組經編碼比特和所述第四組經編碼比特包括全部經編碼比特，并且其中所述存儲器包括所述第一存儲器組和所述第二存儲器組。