[發明專利]半導體集成電路及控制半導體集成電路的方法

有效

• 申請號: 201780056053.7
• 申請日: 2017-09-15
• 公開（公告）號: CN109690952B
• 公開（公告）日: 2022-10-18
• 發明（設計）人: 川口雄野;熊野一夫
• 申請（專利權）人: 索尼公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K5/26;H03K19/096
• 代理公司: 北京信慧永光知識產權代理有限責任公司 11290
• 代理人: 喬焱;曹正建

本發明提高了設置有與時鐘信號同步操作的存儲器件的半導體集成電路中的時序誤差精度。延遲部使數據信號延遲相互不同的兩個延遲時間，并且將得到的信號輸出為第一和第二延遲信號。保持部與指示預定的捕獲時序的時序信號同步地保存第一和第二延遲信號。建立時間檢測部檢測在從預定的開始時序至預定的捕獲時序的建立時間側檢測時段內保存的第一和第二延遲信號中的一者是否已經變化。保持時間檢測部檢測從在預定的捕獲時序至預定的結束時序的保持時間側檢測時段內保存的第一和第二延遲信號中的另一者是否已經變化。

技術領域

本技術涉及一種半導體集成電路及控制半導體集成電路的方法。具體地，本技術涉及一種設置有與時鐘信號同步操作的存儲器件的半導體集成電路，以及控制該半導體集成電路的方法。

背景技術

通常，要求半導體集成電路不違反諸如建立時間或保持時間等時序約束，使得諸如半導體集成電路內部的觸發器等存儲器件能夠精確地捕獲數據信號。這里，建立時間是在時鐘信號的邊沿時序前禁止數據信號的轉變的時段，且保持時間是在邊沿時序后禁止數據信號的轉變的時段。當數據信號在建立時間或保持時間內轉變時，存儲器件不能正常捕獲數據信號，且導致建立時間誤差或保持時間誤差。

因此，為了抑制建立時間誤差等的發生，已經提出了一種如下半導體集成電路：通過關鍵路徑使數據信號延遲，且將延遲的數據信號與不延遲的數據信號進行比較，從而檢測時序誤差的存在(例如，參見專利文獻1)。針對關鍵路徑的延遲時間，能夠設定建立時間誤差容易發生的延遲時間或保持時間誤差容易發生的延遲時間。

引用列表

專利文獻

專利文獻1：特開第2010-123807號日本專利申請

發明內容

本發明要解決的技術問題

在上述的常規技術中，設定建立時間誤差容易發生的延遲時間和保持時間誤差容易發生的延遲時間中的一者，使得半導體集成電路能夠優先檢測建立時間誤差和保持時間誤差中的一者。然而，由于半導體集成電路僅優先考慮建立時間誤差和保持時間誤差中的一者，因此當發生未被優先考慮的時序誤差時，不能檢測到它。例如，如果在保持時間誤差容易發生的環境中(諸如，在很高的電源電壓的情況下)優先檢測建立時間誤差，則不能檢測到保持時間誤差，且檢測精度下降。如上所述，半導體集成電路具有時序誤差精度下降的問題。

鑒于上述的情況做出了本發明，其目的是提高設置有與時鐘信號同步操作的存儲器件的半導體集成電路中的時序誤差精度。

技術問題的解決方案

為了消除上述的問題而做出了本發明，本發明的第一方面是一種半導體集成電路及控制該半導體集成電路的方法，該半導體集成電路包括：延遲部，被構造為使數據信號延遲相互不同的第一延遲時間和第二延遲時間，并且將兩個延遲的數據信號輸出為第一延遲信號和第二延遲信號；保持部，被構造為與用于對預定的捕獲時序給出指示的時序信號同步地保持第一延遲信號和第二延遲信號；建立時間檢測部，被構造為檢測在從預定的開始時序至預定的捕獲時序的建立時間檢測時段內保持的第一延遲信號和第二延遲信號中的一者是否已經變化；和保持時間檢測部，被構造為檢測在從預定的捕獲時序至預定的結束時序的保持時間檢測時段內保持的第一延遲信號和第二延遲信號中的另一者是否已經變化。因此，獲得這樣的效果：檢測延遲信號在建立時間檢測時段或保持時間檢測時段內是否已經變化。

此外，根據第一方面，建立時間檢測部可以根據在與所述建立時間檢測時段對應的建立時間檢測窗口內第一期望值是否匹配上述一者來檢測上述一者是否已經變化，且保持時間檢測部可以根據在與保持時間檢測時段對應的保持時間檢測窗口內不同于第一期望值的第二期望值是否匹配上述另一者來檢測上述另一者是否已經變化。因此，獲得這樣的效果：在建立時間檢測窗口或保持時間檢測窗口內檢測延遲信號是否匹配期望值。