[發明專利]三維半導體裝置以及其制造方法

有效

• 申請號: 201780051097.0
• 申請日: 2017-07-19
• 公開（公告）號: CN109643715B
• 公開（公告）日: 2023-05-12
• 發明（設計）人: 杰弗里·史密斯;安東·德維利耶
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: H10B10/00
• 分類號: H10B10/00;G11C17/14;G11C11/34;H01L27/088;H01L27/10;H01L27/105
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 楊鐵成;杜誠

1.一種三維(3-D)集成電路(IC)，所述3-D集成電路包括：

基板，所述基板具有基板表面；

第一半導體裝置，所述第一半導體裝置包括第一電接點并且在第一平面上形成于所述表面的第一區域中，所述第一平面基本上平行于所述基板表面；

第二半導體裝置，所述第二半導體裝置包括第二電接點并且在第二平面上形成于所述表面的第二區域中，所述第二平面基本上平行于所述表面并且在基本上垂直于所述基板表面的方向上與所述第一平面垂直地間隔開；以及

第一電極結構，所述第一電極結構包括：

相對的頂面和底面，所述頂面和所述底面基本上平行于所述基板表面，

側壁，所述側壁連接所述頂面和所述底面，使得所述電極結構形成三維電極空間，

導電填充材料，所述導電填充材料提供在所述電極空間中，

電介質層，所述電介質層將所述導電填充材料電分離成電連接到所述第一半導體裝置的所述第一電接點的第一電極和電連接到所述第二半導體裝置并且與所述第一電極電絕緣的第二電極；以及

第一電路端子，所述第一電路端子從所述電極結構的所述頂面或所述底面垂直地延伸并且電連接到所述第一電極。

2.如權利要求1所述的3-D?IC，其中所述第一半導體裝置和所述第二半導體裝置分別包括第一場效應晶體管(FET)和第二FET，所述3-D?IC還包括第三FET，所述第三FET具有第三電接點并且在第三平面上形成于所述表面的第三區域中，所述第三平面基本上平行于所述表面并且與所述第一平面和所述第二平面垂直地間隔開。

3.如權利要求2所述的3-DIC，其中每個FET包括在沿著所述基板表面的方向上延伸的柵極區以及設置于所述柵極區的相對端處的一對源極-漏極區，相應FET的所述柵極區和所述源極-漏極區彼此垂直地對準以形成第一堆疊FET結構。

4.如權利要求3所述的3-D?IC，其中：

所述電極結構還包括另一個電介質層，所述另一個電介質層將所述導電填充材料電分離成第三電極，所述第三電極電連接到所述第三FET的所述第三電接點并且與所述第一電極和所述第二電極電絕緣，并且

所述3-D?IC還包括第二電路端子和第三電路端子，所述第二電路端子和所述第三電路端子各自從所述電極結構的所述頂面或所述底面垂直地延伸并且分別電連接到所述第二電極和所述第三電極。

5.如權利要求4所述的3-DIC，所述3-DIC還包括：

第二堆疊FET結構，所述第二堆疊FET結構包括與所述第一堆疊FET結構的所述第一FET、所述第二FET和所述第三FET相同地配置的第四FET、第五FET和第六FET；以及

第二電極結構，所述第二電極結構包括與所述第一電極結構的所述第一電極、所述第二電極和所述第三電極相同地配置并且耦接到所述第二堆疊FET結構的第四、第五和第六電極，其中所述第一堆疊FET結構和所述第二堆疊FET結構經由所述第一電極結構和所述第二電極結構而電連接以形成六晶體管SRAM存儲器單元。

6.如權利要求5所述的3-D?IC，

其中所述第一電極結構的所述第一電路端子、所述第二電路端子和所述第三電路端子提供所述SRAM單元的VDD電源端子、VSS電源端子和位端子，并且

所述第二電極結構的至少一個端子提供所述SRAM單元的位非端子。

7.如權利要求4所述的3-DIC，所述3-DIC還包括：

第二堆疊FET結構，所述第二堆疊FET結構包括與所述第一堆疊FET結構的所述第一FET、所述第二FET和所述第三FET相同地配置的第四FET、第五FET和第六FET；以及

第二電極結構，所述第二電極結構包括與所述第一電極結構的所述第一電極、所述第二電極和所述第三電極相同地配置并且耦接到所述第二堆疊FET結構的第四電極、第五電極和第六電極，其中所述第一堆疊FET結構和所述第二堆疊FET結構相鄰地位于所述基板上并且形成不同SRAM單元的部分。