[發明專利]短溝道溝槽功率MOSFET

有效

• 申請號: 201780035730.7
• 申請日: 2017-04-04
• 公開（公告）號: CN109314142B
• 公開（公告）日: 2021-12-17
• 發明（設計）人: R.米娜米薩瓦;L.諾勒
• 申請（專利權）人: 日立能源瑞士股份公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市漢坤律師事務所 11602
• 代理人: 王其文;張濤

本發明的一個目的是提供一種功率半導體裝置，其具有低接通狀態電阻，同時避免任何短溝道效應并且具有低閾值下斜率。為了達到這個目的，本發明提供一種溝槽功率半導體裝置，其包括第一導電類型的補償層(15)，其中補償層(15)與第二導電類型的溝道區直接相鄰地在第一導電類型的源極層(5)與第一導電類型的襯底層(9)之間在柵極絕緣層(11)上延伸，并且其中：。在以上不等式中，L_ch是溝道長度，ε_CR是溝道區的電容率，ε_GI是柵極絕緣層的電容率，t_COMP是補償層(15)的厚度，以及t_GI是柵極絕緣層(11)的厚度。

技術領域

本發明涉及短溝道溝槽功率MOSFET，并且涉及用于制造短溝道溝槽功率MOSFET的方法。

背景技術

從US 2014/0159053 A1已知一種碳化硅溝槽柵極晶體管，其包括n型漏極區、在n型漏極區上形成的n型漂移區、在n型漂移區上形成的p型基極區、在p型基極區上形成的n型源極區、柵極溝槽、以及位于源極區下面并且在柵極溝槽的側壁上的基極區中的n型嵌入式溝道區。嵌入式溝道區被描述為具有30至80 nm的厚度。

從US 2014/0110723 A1已知一種半導體裝置，其包括：半導體襯底；位于半導體襯底的主表面的第一碳化硅半導體層，第一碳化硅半導體層包括第一導電類型的漂移區、第二導電類型的體區、和第一導電類型的雜質區；溝槽，其被設置在第一碳化硅半導體層中以便達到漂移區的內部；第一導電類型的第二碳化硅半導體層，其至少位于溝槽的側表面上以便與雜質區和漂移區相接觸；柵極絕緣膜；柵極電極；第一歐姆電極；以及第二歐姆電極。體區包括：第一體區，其與溝槽的側表面上的第二碳化硅半導體層相接觸；以及第二體區，其與漂移區相接觸，并且具有比第一體區更小的平均雜質濃度。公開了在從20 nm至70 nm的范圍中的第二碳化硅半導體層的厚度。

在功率金屬氧化物半導體場效應晶體管(MOSFET)裝置的不同結構之中，溝槽功率MOSFET具有接通狀態電阻相對低的優點。在溝槽功率MOSFET中，電流從晶圓的第一主側(即，第一主側表面)上的源極電極被垂直傳導到晶圓中與第一主側相對的第二主側(即，第二主側表面)上的漏極電極。為了取得高驅動能力，多個溝槽穿透晶圓的第一主側之下的p摻雜體區。在每個溝槽的內部，形成了柵極電介質和柵極電極，以通過場效應控制從n摻雜源極區經過與溝槽相鄰的p摻雜體區中的溝道區到n^-摻雜漂移區的電流傳導。每個溝槽對應于MOSFET單元。所有MOSFET單元被并聯連接在源極電極與漏極電極之間，以便減少接通狀態電阻。多個MOSFET單元的溝道區和與漏極電極接觸的n⁺摻雜漏極層之間的n^-摻雜漂移區在斷開狀態條件中允許大電壓。在接通狀態條件中，載荷子因跨n⁺摻雜漏極層的電位差而經過n^-漂移區朝n⁺摻雜漏極層漂移。

功率半導體工業正朝按比例縮放而強力推動，這要求裝置靜電學的改進。減少已知溝槽功率MOSFET中的溝道長度能夠強力減少接通狀態損耗，但是以閾值電壓V_th的偏移為代價并且以反向阻斷中的過早擊穿為代價。