[發明專利]可中斷和可重啟矩陣乘法指令、處理器、方法和系統

在審

• 申請號: 201780034999.3
• 申請日: 2017-06-06
• 公開（公告）號: CN109313556A
• 公開（公告）日: 2019-02-05
• 發明（設計）人: E·T·格羅科斯基;A·K·米什拉;R·凡倫天;M·J·查尼;小西蒙·C·史迪力
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜;黃嵩泉

一方面的處理器包括解碼單元，用于對矩陣乘法指令解碼。矩陣乘法指令用于指示第一源矩陣的第一存儲器位置、用于指示第二源矩陣的第二存儲器位置、并且用于指示將存儲結果矩陣的第三存儲器位置。處理器還包括執行單元，與解碼單元耦合。執行單元用于響應于矩陣乘法指令進行以下操作：在中斷之前將第一和第二源矩陣的部分相乘，并且響應于中斷而存儲完成進展指示符。完成進展指示符用于指示在中斷之前將已經完成的將第一和第二源矩陣相乘以及將對應的結果數據存儲到第三存儲器位置中的進展的量。

背景技術

技術領域

本文中所描述的實施例一般涉及處理器。具體而言，本文所述的實施例一般涉及處理器中的矩陣乘法。

背景信息

許多處理器具有單指令多數據(SIMD)架構。此類處理器可以具有包括各種不同類型的緊縮數據指令的指令集。緊縮數據指令可以用于對多個緊縮數據元素、或多對緊縮數據元素同時和/或并行地進行操作。多個數據元素可以作為緊縮數據緊縮在一個寄存器或存儲器位置內，其中寄存器或存儲器位置的位被邏輯地劃分為數據元素的序列。處理器可具有并行執行硬件，其響應于緊縮數據指令以同時和/或并行地對多個緊縮數據元素操作。

此類指令的一個特定示例是緊縮數據乘法指令。另一個特定示例是緊縮數據乘法和累加指令。這些指令可以在包括矩陣乘法的各種不同類型的算法中使用。與通常僅對單個數據元素或單對數據元素進行操作的標量指令相比，此類緊縮數據或SIMD指令通常傾向于有助于通過它們提供的SIMD數據并行性而改善在其中使用它們的各種算法的性能。

附圖說明

通過參考以下描述以及用于說明多個實施例的附圖，可最佳地理解本發明。在附圖中：

圖1是計算機系統的實施例的框圖。

圖2是執行矩陣乘法指令的實施例的方法的實施例的流程框圖。

圖3是用于矩陣乘法指令的一組合適的操作數的第一示例實施例的框圖。

圖4是用于矩陣乘法指令的一組合適的操作數的第二示例實施例的框圖。

圖5是可以用于執行或實現矩陣乘法指令的矩陣乘法和累加執行單元的詳細示例實施例的框圖。

圖6是分片的一個示例實施例的框圖。

圖7是圖示根據實施例的快速路徑和慢速路徑處理的流程框圖。

圖8A-C是適用于執行本文公開的矩陣乘法指令的實施例的三個不同實施例處理器的框圖。

圖9A是圖示有序流水線的實施例以及寄存器重命名的亂序發布/執行流水線的實施例的框圖。

圖9B是處理器核的實施例的框圖，該處理器核包括耦合到執行引擎單元的前端單元，并且前端單元和執行引擎單元兩者都耦合到存儲器單元。

圖10A是單個處理器核以及它與管芯上互連網絡的連接及其第二級(L2)高速緩存的本地子集的實施例的框圖。

圖10B是圖10A的處理器核的部分的展開圖的實施例的框圖。

圖11是可具有多于一個的核、可具有集成存儲器控制器并且可具有集成圖形器件的處理器的實施例的框圖。

圖12是計算機架構的第一實施例的框圖。

圖13是計算機架構的第二實施例的框圖。

圖14是計算機架構的第三實施例的框圖。

圖15是計算機架構的第四實施例的框圖。

圖16是根據本發明的實施例的使用軟件指令轉換器將源指令集中的二進制指令轉換成目標指令集中的二進制指令的框圖。

具體實施方式