[發(fā)明專利]雷達(dá)硬件加速器

有效

• 申請(qǐng)?zhí)枺?/td>: 201780028565.2
• 申請(qǐng)日: 2017-06-16
• 公開(kāi)（公告）號(hào): CN109073746B
• 公開(kāi)（公告）日: 2023-05-16
• 發(fā)明（設(shè)計(jì)）人: 桑迪普·拉奧;卡西克·拉馬蘇布拉馬尼安;I·普拉薩潘;R·加內(nèi)桑;潘卡伊·古普塔
• 申請(qǐng)（專利權(quán)）人: 德州儀器公司
• 主分類號(hào): G01S13/34
• 分類號(hào): G01S13/34;G06F17/14
• 代理公司: 北京律盟知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 林斯凱

1.一種雷達(dá)硬件加速器HWA，其包括：

快速傅里葉變換FFT引擎，其包含：

預(yù)處理塊，其用于提供干擾緩解、有限脈沖響應(yīng)FIR濾波中的至少一個(gè)，且用預(yù)編程復(fù)數(shù)標(biāo)量或來(lái)自內(nèi)部查找表LUT的指定樣本乘以從分離加速器本地存儲(chǔ)器內(nèi)的ADC緩沖器接收到的雷達(dá)數(shù)據(jù)樣本流以產(chǎn)生經(jīng)預(yù)處理樣本，所述分離加速器本地存儲(chǔ)器還包含輸出緩沖器；

窗式FFT塊，其用于用窗口向量乘以所述經(jīng)預(yù)處理樣本，且接著由用于執(zhí)行FFT的FFT塊處理以產(chǎn)生傅里葉變換樣本；

后處理塊，其用于運(yùn)算所述傅里葉變換樣本的幅度；以及

其中所述預(yù)處理塊、所述窗式FFT塊和所述后處理塊連接在一個(gè)流式傳輸序列數(shù)據(jù)路徑中。

2.根據(jù)權(quán)利要求1所述的HWA，其進(jìn)一步包括在平行于所述流式傳輸序列數(shù)據(jù)路徑的恒虛警率CFAR檢測(cè)路徑中的CFAR引擎，所述CFAR引擎包含對(duì)數(shù)幅度預(yù)處理塊和用于在背景下檢測(cè)雷達(dá)目標(biāo)回波的CFAR檢測(cè)器。

3.根據(jù)權(quán)利要求1所述的HWA，其中所述預(yù)處理塊、所述窗式FFT塊和所述后處理塊包含獨(dú)立啟用EN電路，所述獨(dú)立啟用EN電路用以提供對(duì)所述預(yù)處理塊、所述窗式FFT塊和所述后處理塊的任何組合進(jìn)行啟用/繞過(guò)的獨(dú)立多路復(fù)用控制。

4.根據(jù)權(quán)利要求1所述的HWA，其進(jìn)一步包括至少提供半導(dǎo)體表面的襯底，其中所述HWA形成在所述半導(dǎo)體表面中。

5.根據(jù)權(quán)利要求1所述的HWA，其中所述ADC緩沖器和所述輸出緩沖器均為分離存儲(chǔ)器。

6.根據(jù)權(quán)利要求2所述的HWA，其中所述CFAR檢測(cè)路徑與所述FFT引擎共享邏輯和共享存儲(chǔ)器中的至少一個(gè)。

7.一種雷達(dá)子系統(tǒng)，其包括：

分離加速器本地存儲(chǔ)器，其包含用于存儲(chǔ)雷達(dá)數(shù)據(jù)樣本流的ADC緩沖器和輸出緩沖器；

雷達(dá)硬件加速器HWA，其耦合到所述ADC緩沖器以接收所述雷達(dá)數(shù)據(jù)樣本流且處理所述雷達(dá)數(shù)據(jù)樣本流，所述HWA包含：

快速傅里葉變換FFT引擎，其包含：

預(yù)處理塊，其用于提供干擾緩解、有限脈沖響應(yīng)FIR濾波中的至少一個(gè)，且用預(yù)編程復(fù)數(shù)標(biāo)量或來(lái)自內(nèi)部查找表LUT的指定樣本乘以所述雷達(dá)數(shù)據(jù)樣本流以產(chǎn)生經(jīng)預(yù)處理樣本；

窗式FFT塊，其用于用窗口向量乘以所述經(jīng)預(yù)處理樣本，且接著由用于執(zhí)行FFT的FFT塊處理以產(chǎn)生傅里葉變換樣本；

后處理塊，其用于運(yùn)算所述傅里葉變換樣本的幅度以產(chǎn)生經(jīng)后處理雷達(dá)數(shù)據(jù)，其中所述預(yù)處理塊、所述窗式FFT塊和所述后處理塊連接在一個(gè)流式傳輸序列數(shù)據(jù)路徑中，且其中所述后處理塊的輸出耦合到所述輸出緩沖器的輸入以用于將所述經(jīng)后處理雷達(dá)數(shù)據(jù)傳遞到所述輸出緩沖器,以及

參數(shù)集配置存儲(chǔ)器，其耦合到狀態(tài)機(jī)，所述參數(shù)集配置存儲(chǔ)器和所述狀態(tài)機(jī)均由總線耦合到所述FFT引擎，以對(duì)參數(shù)集測(cè)序以執(zhí)行鏈接的一系列操作以及所述加速器本地存儲(chǔ)器與外部存儲(chǔ)器之間的數(shù)據(jù)傳遞，從而控制所述預(yù)處理塊、所述窗式FFT塊和所述后處理塊。

8.根據(jù)權(quán)利要求7所述的雷達(dá)子系統(tǒng)，其中所述狀態(tài)機(jī)是基于參數(shù)集的狀態(tài)機(jī)，其中所述參數(shù)集是可編程的，所述參數(shù)集用于配置所述HWA以執(zhí)行所述操作的某一集合，且其中執(zhí)行所述參數(shù)集的順序被定義。

9.根據(jù)權(quán)利要求7所述的雷達(dá)子系統(tǒng)，其進(jìn)一步包括在平行于所述流式傳輸序列數(shù)據(jù)路徑的恒虛警率CFAR檢測(cè)路徑中的CFAR引擎，所述CFAR引擎包含對(duì)數(shù)幅度預(yù)處理塊和用于在背景下檢測(cè)雷達(dá)目標(biāo)回波的CFAR檢測(cè)器。

10.根據(jù)權(quán)利要求7所述的雷達(dá)子系統(tǒng)，其中所述ADC緩沖器和所述輸出緩沖器均為分離存儲(chǔ)器。

11.根據(jù)權(quán)利要求7所述的雷達(dá)子系統(tǒng)，其進(jìn)一步包括至少提供半導(dǎo)體表面的襯底，其中所述HWA形成在所述半導(dǎo)體表面中。