[發明專利]半導體襯底中的縫隙應力調制

在審

• 申請號: 201780014139.3
• 申請日: 2017-01-27
• 公開（公告）號: CN108701644A
• 公開（公告）日: 2018-10-23
• 發明（設計）人: J.馬修;Y.何;Z.謝;H.S.金
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/8234;H01L21/8238;H01L27/118
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;張金金

1.一種用于調制半導體襯底中的縫隙應力的方法，所述方法包括：

控制第一過程以將第一材料應用于半導體襯底，所述半導體襯底包括相鄰堆疊式晶體管層之間的縫隙，所述第一材料涂覆所述縫隙的壁以將所述相鄰堆疊式晶體管層之間的所述縫隙的第一寬度減小到第二寬度;以及

控制第二過程以將第二材料應用于所述半導體襯底，所述第二材料將被沉積在所述縫隙的所述第二寬度中，所述第一材料和所述第二材料用于在所述相鄰堆疊式晶體管層之間的所述縫隙中形成固體結構。

2.權利要求1的方法，其中，所述第一過程的所述控制基于材料厚度參數，所述材料厚度參數用于通過控制通過所述第一過程沉積的所述第一材料的量來控制所述第一材料的厚度。

3.權利要求2的方法，其中，選擇所述材料厚度參數的值以調制跨所述半導體襯底的全局應力或所述相鄰堆疊式晶體管層之間的所述縫隙周圍的局部應力中的至少一個。

4.權利要求2的方法，其中，選擇所述材料厚度參數的值以防止所述第一材料在所述縫隙中形成夾斷結構。

5.權利要求1的方法，其中，所述第一過程的所述控制包括控制所述第一過程以應用所述第一材料而不會用所述第一材料在所述縫隙中形成夾斷結構。

6.權利要求1的方法，其中，所述第二過程的所述控制基于致密化溫度參數，所述致密化溫度參數用于設置用于使所述第二材料致密化的溫度。

7.權利要求1的方法，其中，所述第二過程的所述控制基于致密化時間參數，所述致密化時間參數用于控制用于使所述第二材料致密化的致密化階段的持續時間。

8.權利要求1的方法，其中，所述第一過程是化學氣相沉積（CVD）高縱橫比過程（HARP），并且所述第二過程是旋涂電介質（SOD）過程。

9.權利要求1的方法，其中，所述相鄰堆疊式晶體管層采用三維（3D）堆疊式配置來配置。

10.一種用于調制半導體襯底中的縫隙應力的設備，所述設備包括：

第一控制器，所述第一控制器用于控制第一過程以將第一材料應用于半導體襯底，所述半導體襯底包括相鄰堆疊式晶體管層之間的縫隙，所述第一材料涂覆所述縫隙的壁以將所述相鄰堆疊式晶體管層之間的所述縫隙的第一寬度減小到第二寬度;以及

第二控制器，所述第二控制器用于控制第二過程以將第二材料應用于所述半導體襯底，所述第二材料將被沉積在所述縫隙的所述第二寬度中，所述第一材料和所述第二材料用于在所述相鄰堆疊式晶體管層之間的所述縫隙中形成固體結構。

11.權利要求10的設備，其中，所述第一控制器控制基于材料厚度參數的所述第一過程，所述材料厚度參數用于通過控制通過所述第一過程沉積的所述第一材料的量來控制所述第一材料的厚度。

12.權利要求11的設備，其中，選擇所述材料厚度參數的值以調制跨所述半導體襯底的全局應力或所述相鄰堆疊式晶體管層之間的所述縫隙周圍的局部應力中的至少一個。

13.權利要求12的設備，還包括：

應力監測器，所述應力監測器用于監測所述全局應力或所述局部應力中的所述至少一個;以及

填充參數值生成器，所述填充參數值生成器用于在所述全局應力或所述局部應力中的所述至少一個滿足閾值全局應力或閾值局部應力中的至少一個時，選擇所述材料厚度參數的值。

14.權利要求11的設備，其中，選擇所述材料厚度參數的值以防止所述第一材料在所述縫隙中形成夾斷結構。

15.權利要求10的設備，其中，所述第一控制器控制所述第一過程以應用所述第一材料而不會用所述第一材料在所述縫隙中形成夾斷結構。