[發明專利]用于高速遷移(EXTRA)NoC的路由器的專用SSR管線級

有效

• 申請號: 201780005891.1
• 申請日: 2017-01-04
• 公開（公告）號: CN108431790B
• 公開（公告）日: 2022-01-11
• 發明（設計）人: 葛治國;章納新
• 申請（專利權）人: 華為國際有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 北京龍雙利達知識產權代理有限公司 11329
• 代理人: 孫濤;毛威

本發明涉及一種包括多個高速遷移(Express Traversal，EXTRA)路由器的EXTRA片上網絡(Network on Chip，NoC)。所述EXTRA NoC包括：緩沖器寫入和路由計算(Buffer Write and Route Computation，BW/RC)管線、本地交換機分配(Switch Allocation?Local，SA?L)管線、建立請求(Setup Request，SR)管線、全局交換機分配(Switch Allocation?Global，SA?G)管線以及交換機遷移和鏈路遷移(Switch Traversal and Link Traversal，ST/LT)管線。所述BW/RC管線用于將遷入微片寫入起始EXTRA路由器的一個或多個輸入緩沖器，并通過選擇離開所述起始EXTRA路由器的輸出端口來為遷入頭微片計算路線。所述SA?L管線用于對所述起始EXTRA路由器進行仲裁從而為優勝微片選擇輸入端口和輸出端口。所述SR管線用于處理多個SR信號從所述起始EXTRA路由器到下游EXTRA路由器的傳輸。所述SA?G管線用于基于從所述起始EXTRA路由器接收到的所述SR信號對緩沖器寫使能(Buffer write enable，BW_ena)、旁路多路復用(Bypass Mux，BM_sel)和縱橫交換機選擇信號(Crossbar select signal，XB_sel)進行仲裁，從而為所述優勝微片構建高速路徑。所述ST/LT管線用于將所述優勝微片遷移到所述起始EXTRA路由器的所選輸出端口，并將所述優勝微片傳輸到目的地EXTRA路由器，繞過所述起始EXTRA路由器與目的地EXTRA路由器之間的EXTRA路由器。

技術領域

本發明涉及一種高速遷移(Express Traversal，EXTRA)片上網絡(Network onChip，NoC)。具體地說，本發明涉及將單周期多跳異步中繼遷移(Single-cycle Multiple-hop Asynchronous Repeated Traversal，SMART)NoC中的其中一個管線級分開，以提高SMART路由器的時鐘頻率。優化后的NoC被稱作EXTRA NoC。

背景技術

計算機系統中的片上核心數量在過去數十年間一直在顯著增加。多核設計的可擴展性和性能很大程度上取決于連接核心的互連子系統(例如，片上網絡)。

數據包通過片上網絡(Network on Chip，NoC)的時延對于NoC和系統的性能而言是極其重要的。已經提出多種方法來減小時延。

一種已知方法是單周期多跳異步中繼遷移(Single-cycle Multiple-hopAsynchronous Repeated Traversal，SMART)[T Krishna等人，“利用SMART打破片上時延障壁(Breaking the On-Ship Latency Barrier Using SMART)”，高性能計算機體系結構(High-Performance Computer Architecture，HPCA)，2013年]。SMART的目標是提供從源側到目標側整個路線上的單周期數據路徑。為了支持SMART，需要重新設計路由器架構和流控制。

圖1示出SMART路由器微架構100。為簡潔起見，僅示出Core_in(C_in)、West_in(W_in)和East_out(E_out)端口。所有其他輸入端口與W_in相同，所有其他輸出端口與E_out相同。增加了以下三種主要控制信號：

1.輸入觸發器111處的緩沖器寫使能(Buffer write enable，BW_ena)110確定輸入微片是否寫入到輸入緩沖器112；

2.旁路多路復用(Bypass Mux，BM_sel)120在縱橫交換機121的輸入端處選擇信號以在鏈路上的本地緩沖微片112與旁路微片113之間進行選擇；