[實用新型]一種空壓機雙塔干燥器切換控制電路有效
| 申請?zhí)枺?/td> | 201721870717.7 | 申請日： | 2017-12-28 |
| 公開（公告）號： | CN208156441U | 公開（公告）日： | 2018-11-27 |
| 發(fā)明（設(shè)計）人： | 盛慶元;徐煌俊;高琦樑;張超群 | 申請（專利權(quán)）人： | 紹興職業(yè)技術(shù)學院 |
| 主分類號： | G05B19/04 | 分類號： | G05B19/04 |
| 代理公司： | 北京眾合誠成知識產(chǎn)權(quán)代理有限公司 11246 | 代理人： | 連平 |
| 地址： | 312000 *** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 雙塔干燥器 放大驅(qū)動單元 分頻單元 控制電路 本實用新型 初始周期 方波信號 記憶保持 與門電路 空壓機 繼電器 電路保護功能 輸出 電路單元 記憶功能 控制信號 控制要求 驅(qū)動信號 時間控制 信號分頻 信號輸入 振蕩單元 振蕩電路 動車組 輸入端 重啟 并發(fā) 電路 驅(qū)動 | ||
1.一種空壓機雙塔干燥器切換控制電路，其特征在于，包括：
振蕩單元(1)、記憶保持單元(2)、分頻單元(3)、放大驅(qū)動單元(4)和保護電路單元，所述振蕩單元(1)的輸出端與所述記憶保持單元(2)的輸入端連接，所述記憶保持單元(2)的輸出端與所述分頻單元(3)的輸入端連接，所述分頻單元(3)的輸出端與所述放大驅(qū)動單元(4)的輸入端連接，所述保護電路單元包括空壓機啟動信號保護電路(5)和電源保護電路(6)；
所述空壓機啟動信號保護電路(5)包括壓敏電阻R5、第二二極管D2、第四二極管D4，所述壓敏電阻R5的第一端連接空壓機啟動信號端口KYJSX，所述壓敏電阻R5的第二端接地，所述第四二極管D4的正極連接空壓機啟動信號端口KYJSX，所述第四二極管D4的負極連接所述第二二極管D2的負極；
所述放大驅(qū)動單元(4)包括功率晶體管T1、第六電阻R6、雙塔交替工作繼電器線圈J1，所述功率晶體管T1的基極連接所述第六電阻R6的第一端，所述第六電阻R6的第二端連接所述分頻單元(3)的輸出端，所述功率晶體管T1的發(fā)射極接地，所述功率晶體管T1的集電極連接所述第二二極管D2的正極，所述雙塔交替工作繼電器線圈J1的第一端連接所述功率晶體管T1的集電極，所述雙塔交替工作繼電器線圈J1的第二端連接所述第四二極管D4的負極。
2.根據(jù)權(quán)利要求1所述的一種空壓機雙塔干燥器切換控制電路，其特征在于：
所述振蕩單元(1)是一種晶體振蕩器電路，所述晶體振蕩器電路包括第一芯片U1和晶振電路，所述晶振電路包括無源晶振Y1、第二電容C2、第三電容C3、第一電阻R1、第二電阻R2，所述第二電容C2的第一端接地，所述第二電容C2的第二端連接所述無源晶振Y1的第一端，所述無源晶振Y1的第二端連接所述第三電容C3的第一端，所述第三電容C3的第二端接地，所述第二電阻R2的第一端連接所述無源晶振Y1的第二端，所述第二電阻R2的第二端連接所述第一芯片U1的10腳，所述第一電阻R1的第一端連接所述無源晶振Y1的第一端，所述第一電阻R1的第一端連接所述第一芯片U1的11腳，所述第一電阻R1的第二端連接所述第一芯片U1的10腳，所述第一芯片U1的16腳連接+10V電壓，所述第一芯片U1的12腳接地，所述第一芯片U1的13腳連接所述記憶保持單元(2)的輸入端。
3.根據(jù)權(quán)利要求2所述的一種空壓機雙塔干燥器切換控制電路，其特征在于：
所述第一芯片U1選取型號為CD4060的芯片，所述無源晶振Y1選取32.768kHz晶振，所述第三電容C3選取可變電容。
4.根據(jù)權(quán)利要求2所述的一種空壓機雙塔干燥器切換控制電路，其特征在于：
所述記憶保持單元(2)包括第二芯片U2A、第三電阻R3、第八電阻R8、第一穩(wěn)壓二極管D1，所述第二芯片U2A的2腳連接所述第一芯片U1的13腳，所述第二芯片U2A的1腳串聯(lián)所述第八電阻R8后連接所述第四二極管D4的負極，所述第三電阻R3的第一端連接所述第二芯片U2A的1腳，所述第三電阻R3的第二端接地，所述第一穩(wěn)壓二極管D1的正極接地，所述第一穩(wěn)壓二極管D1的負極連接所述第二芯片U2A的1腳，所述第二芯片U2A的3腳連接所述分頻單元(3)的輸入端。
5.根據(jù)權(quán)利要求4所述的一種空壓機雙塔干燥器切換控制電路，其特征在于：
所述第二芯片U2選取型號為CD4081的四-2輸入與門。
6.根據(jù)權(quán)利要求4所述的一種空壓機雙塔干燥器切換控制電路，其特征在于：
所述分頻單元(3)將所述記憶保持單元(2)的輸出進行分頻，實現(xiàn)周期為2min方波輸出信號，所述分頻單元(3)包括第三芯片U3和第二接線端子JP2，所述第三芯片U3的10腳連接所述第二芯片U2A的3腳，所述第三芯片U3的8腳和11腳接地，所述第三芯片U3的16腳連接+10V電壓，所述第三芯片U3的2腳連接第二接線端子JP2的1腳，所述第三芯片U3的3腳連接所述第二接線端子JP2的2腳和3腳，所述第二接線端子JP2的2腳連接所述第六電阻R6的第二端，所述第二接線端子JP2的2腳與3腳短接。
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