[實用新型]一種CPLD雙邊沿觸發器電路

有效

• 申請號: 201721853344.2
• 申請日: 2017-12-26
• 公開（公告）號: CN207720100U
• 公開（公告）日: 2018-08-10
• 發明（設計）人: 冀云
• 申請（專利權）人: 重慶電子工程職業學院
• 主分類號: H03K3/012
• 分類號: H03K3/012;G06F17/50
• 代理公司: 北京科億知識產權代理事務所(普通合伙) 11350
• 代理人: 湯東鳳

本實用新型公開了一種CPLD雙邊沿觸發器電路，它主要由D觸發器、數據選擇器、非門和異或門組成；D觸發器為上升沿觸發電路；異或門為二輸入異或門；D觸發器的輸出端與非門的輸入端連接；非門的輸出端與D觸發器的觸發端連接；D觸發器的輸出端還與異或門的第一輸入端連接；異或門的輸出端與D觸發器的時鐘端相連接；異或門的第二輸入端與數據選擇器的輸出端相連接。本實用新型對時鐘脈沖的兩個邊沿均能觸發翻轉，有利于提高時鐘的利用率，具有能夠降低數字系統功耗的優點。

技術領域

本實用新型涉及一種觸發器電路，具體是一種基于CPLD技術實現的雙邊沿觸發器電路，屬于硬件電路設計技術領域。

背景技術

隨著數字電路系統規模的日益擴大，追求系統功率損耗的低功耗成為一個普遍的設計趨勢，眾所周知的，數字系統功耗的主要來源是系統內各節點電位跳變過程中的動態功耗，它占有整個功耗的70％～90％，數字系統動態功耗的降低有著重要意義。降低動態功耗又應該從兩方面考慮：一是減少對于實現邏輯功能不起作用的開關跳變活動，阻斷其向電路內部滲透，從而抑制其相應的動態功耗，達到低功耗設計的目的，這就是低功耗設計中的冗余抑制技術口；二是應盡量提高各次開關跳變活動的利用率，使時鐘信號的每次跳變，甚至每次跳變的前后沿都能為實現相應時序邏輯功能服務，從而使完成相同邏輯功能所需的開關跳變次數減少，以達到減少開關活動量，降低功耗的目的。以上列舉的第二種方式實現降低功耗的基本原理可以歸納為：在時序邏輯系統中，邏輯功能的實現是依靠時鐘脈沖(CP)觸發觸發器的翻轉來實現的，時序系統中的時鐘脈沖是唯一一直在跳變的信號，是系統動態功耗的主要來源，若能提高時鐘脈沖的利用率，則完成相同的邏輯功能就可以減少時鐘脈沖數，也就降低了功耗。也即是在數字系統設計中我們需要一種時序邏輯基礎單元，它能夠同時檢測時鐘信號的上升沿和下降沿。

而在CPLD這種典型的大規模數字系統電路設計中，我們利用原理圖方式實現數字系統電路時卻缺少這樣能夠同時檢測時鐘信號的上升沿和下降沿的基本時序邏輯基礎單元(基本的時序邏輯單元通常包括觸發器和鎖存器)，例如采用常見的開發工具QUARTUS軟件，利用原理圖方式設計電路時，如圖2所示，所能夠調用的觸發器均為單邊沿觸發器，圖中列舉的各觸發器均為上升沿觸發，需要實現下降沿觸發時候可以在時鐘端添加非門，但不能實現上升沿和下降沿觸發。

綜上，在CPLD原理圖開發方式中，時鐘邊沿的跳變未被充分利用時鐘的利用率只有50％，如果觸發器對時鐘脈沖的兩個邊沿均能觸發翻轉，就可大大提高時鐘的利用率，達到降低功耗的目的。

實用新型內容

針對現有技術存在的上述不足，本實用新型的目的是：提供一種能夠對時鐘脈沖的兩個邊沿均能觸發翻轉，以提高時鐘的利用率，達到降低功耗的目的的基于CPLD原理圖設計方式的觸發器電路。

為了實現上述目的，本實用新型采用了以下的技術方案。

一種CPLD雙邊沿觸發器電路，其特征在于：它主要由D觸發器、數據選擇器、非門和異或門組成；所述D觸發器為上升沿觸發電路；所述異或門為二輸入異或門；

D觸發器的輸出端與所述非門的輸入端連接；所述非門的輸出端與D觸發器的觸發端連接；

D觸發器的輸出端還與異或門的第一輸入端連接；異或門的輸出端與D 觸發器的時鐘端相連接；異或門的第二輸入端與數據選擇器的輸出端相連接；所述數據選擇器為4選1數據選擇器，所述數據選擇器的第1被選數據輸入端與第1晶振的信號輸出端相連接，所述數據選擇器的第2被選數據輸入端與第2晶振的信號輸出端相連接，所述數據選擇器的第3被選數據輸入端與第3晶振的信號輸出端相連接，所述數據選擇器的第4被選數據輸入端與第4 晶振的信號輸出端相連接；

第1、2、3…N輸出觸發器的時鐘端均與異或門的輸出端相連接；

第1、2、3…N輸出觸發器的觸發端構成多路雙邊沿觸發器電路的第1、2、 3…N觸發端；