[實(shí)用新型]基于CPCI總線(xiàn)的雙機(jī)通訊冗余裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201721699983.8
• 申請(qǐng)日: 2017-12-08
• 公開(kāi)（公告）號(hào): CN207611382U
• 公開(kāi)（公告）日: 2018-07-13
• 發(fā)明（設(shè)計(jì)）人: 杜會(huì)盈;馮文飛;李德峰;茹運(yùn)蕊;韓潔;毛洪川;王江泉;栗武華;胡豪;胡爭(zhēng)爭(zhēng);張小研;徐聰;劉當(dāng)
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)電子科技集團(tuán)公司第二十七研究所
• 主分類(lèi)號(hào): G06F15/17
• 分類(lèi)號(hào): G06F15/17;G06F13/40
• 代理公司: 北京卓恒知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 11394
• 代理人: 軒文君

1.基于CPCI總線(xiàn)的雙機(jī)通訊冗余裝置，包括主控機(jī)、主控機(jī)CPCI總線(xiàn)、主控機(jī)PCI橋芯片、主機(jī)FPGA本地邏輯陣列、雙端口RAM、處理機(jī)FPGA本地邏輯陣列、處理機(jī)（A）PCI橋芯片、處理機(jī)（A）CPCI總線(xiàn)、處理機(jī)（B）PCI橋芯片、處理機(jī)（B）CPCI總線(xiàn)、處理機(jī)（A）、處理機(jī)（B），其特征在于，主控機(jī)通過(guò)主控機(jī)CPCI總線(xiàn)，將相應(yīng)的地址/數(shù)據(jù)總線(xiàn)和控制總線(xiàn)接入主控機(jī)PCI橋接芯片，之后進(jìn)入主機(jī)FPGA本地邏輯陣列進(jìn)行FPGA的編程，通過(guò)雙端口RAM與處理機(jī)（A）、處理機(jī)（A）CPCI總線(xiàn)、處理機(jī)（A）PCI橋芯片和處理機(jī)（B）、處理機(jī)（B）CPCI總線(xiàn)、處理機(jī)（B）PCI橋芯片經(jīng)處理機(jī)FPGA本地邏輯陣列的編程進(jìn)行交互；

主控機(jī)在一定時(shí)間內(nèi)，未能通過(guò)雙端口RAM讀取到處理機(jī)（A）的心跳報(bào)文，主控機(jī)則寫(xiě)主機(jī)FPGA本地邏輯陣列中的選擇控制信號(hào)，通過(guò)控制電路處理后，處理機(jī)FPGA本地邏輯陣列通過(guò)雙端口RAM接收選擇控制信號(hào)，將總線(xiàn)切換至處理機(jī)（B），實(shí)現(xiàn)處理機(jī)臺(tái)位的快速切換；

所述控制電路包括非門(mén)U1，非門(mén)U1的輸入端連接主機(jī)FPGA本地邏輯陣列中的選擇控制信號(hào)，非門(mén)U1的輸出端連接運(yùn)算放大器U2的反相輸入端，運(yùn)算放大器U2的同相輸入端分別連接運(yùn)算放大器U2的輸出端、電阻R1的一端，運(yùn)算放大器U2的電源端連接電源+5V，運(yùn)算放大器U2的地端連接地，電阻R1的另一端連接運(yùn)算放大器U3的反相輸入端，運(yùn)算放大器U3的同相輸入端分別連接電阻R2的一端、電位器RP1的左端和可調(diào)端，電位器RP1的右端分別連接電阻R3的一端、二極管D1的負(fù)極，電阻R3的另一端分別連接二極管D1的正極、運(yùn)算放大器U3的輸出端、電阻R4的一端、雙端口RAM。

2.根據(jù)權(quán)利要求 1所述的基于CPCI總線(xiàn)的雙機(jī)通訊冗余裝置，其特征在于，所述雙端口RAM，采用乒乓操作的終端方式，循環(huán)地進(jìn)行數(shù)據(jù)傳送,主控機(jī)的WD和RD分別控制一片RAM，每一片RAM單向傳輸數(shù)據(jù)。

3.根據(jù)權(quán)利要求 1所述的基于CPCI總線(xiàn)的雙機(jī)通訊冗余裝置，其特征在于，所述主控機(jī)PCI橋芯片的型號(hào)為PCI9054。