[實用新型]一種用于FPGA芯片的電荷泵

有效

• 申請號: 201721687629.3
• 申請日: 2017-12-06
• 公開（公告）號: CN207573238U
• 公開（公告）日: 2018-07-03
• 發明（設計）人: 孟智凱;張祺;賈紅;程顯志;陳維新;韋嶔
• 申請（專利權）人: 西安智多晶微電子有限公司
• 主分類號: H02M3/07
• 分類號: H02M3/07
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 劉長春

本實用新型公開了一種用于FPGA芯片的電荷泵，包括差分輸入電路、共模負反饋電路、電流不匹配校正電路、輸出差模清零電路、差分輸出電路；所述差分輸入電路連接所述差分輸出電路，用于產生電荷泵的最終輸出電壓；所述差分輸出電路包括兩個輸出端，分別連接共模負反饋電路和電流不匹配校正電路，用于分別向所述共模負反饋電路提供共模檢測電平、向所述電流不匹配校正電路提供電流不匹配檢測電平；所述共模負反饋電路連接差分輸入電路，用于將所述共模檢測電平補償到差分輸入電路的輸出端；所述電流不匹配校正電路連接所述差分輸出電路，用于根據檢測到的差分輸出的電流不匹配檢測電平對應補償兩個差分輸出。本實用新型提升了電荷泵線性度。

技術領域

本實用新型屬于時鐘控制領域，具體涉及一種用于FPGA芯片的電荷泵。

背景技術

FPGA(Field-Programmable Gate Array，現場可編程門陣列)是由許多的邏輯單元構成的邏輯器件，其中邏輯單元包括門、查找表和觸發器，它具有豐富硬件資源、強大并行處理能力和靈活可重配置能力，在數據處理、通信、網絡等很多領域得到了越來越多的廣泛應用。FPGA內部通常有多個PLL(Phase Locked Loop，鎖相環)。PLL在FPGA內部用于生成高品質的時鐘。PLL通常由鑒相器、電荷泵、濾波器、壓控振蕩器、分頻器構成。電荷泵是FPGA中PLL的重要組成部分。

電荷泵在設計中通常存在充放電電流不匹配、電容器件漏電、飽和輸出電壓受限等問題。在現有的一種實施方式中，參看圖1和圖2，電荷泵三種工作狀態：超前，滯后，鎖定。其具體工作過程為：超前時up＝1，dn＝0；滯后時up＝0，dn＝1；鎖定時up＝0，dn＝0。信號upb和dnb分別是up和dn的反相。超前時Mn6導通，Mn3導通，輸出節點outn對地放電，outn電位降低；Mn5斷開，Mn4斷開，輸出節點被Mp1充電，outp電位升高。滯后時Mn6斷開，Mn3斷開，輸出節點outn被Mp2充電，電位升高；Mn5導通，Mn4導通，輸出節點outp對地放電，電位降低。鎖定時Mn6斷開，Mn3導通，Mp2的電流全部經Mn2流入地，outn電位保持不變；Mn5導通，Mn4斷開，Mp1的電流全部經Mn1流入地，outp電位保持不變。

然而，現有的上述方案由于采用差分輸出原因，會導致其輸出電壓的共模范圍不受控，共模電壓偏至電源電壓或地電壓時電路會失效，不能正常工作；此外，電流鏡采用單管結構，輸出阻抗較低，會由于共模點的不同導致MOS管的充放電不相等；除匹配因素，電荷泵的負載電容漏電也會引起共模電平漂移。

實用新型內容

為了解決現有技術中存在的上述問題，本實用新型提供了一種用于FPGA芯片的電荷泵。本實用新型要解決的技術問題通過以下技術方案實現：

一種用于FPGA芯片的電荷泵，包括差分輸入電路、共模負反饋電路、電流不匹配校正電路、輸出差模清零電路、差分輸出電路；

所述差分輸入電路連接所述差分輸出電路，用于產生電荷泵的最終輸出電壓；

所述差分輸出電路包括兩個輸出端，分別連接共模負反饋電路和電流不匹配校正電路，用于分別向所述共模負反饋電路提供共模檢測電平、向所述電流不匹配校正電路提供電流不匹配檢測電平；

所述共模負反饋電路連接差分輸入電路，用于將所述共模檢測電平補償到差分輸入電路的輸出端，使差分輸入電路的輸出端的共模信號穩定；

所述電流不匹配校正電路連接所述差分輸出電路，用于根據檢測到的差分輸出的電流不匹配檢測電平對應補償兩個差分輸出，以使兩個差分輸出分別都能保證各自的充電與放電電流相匹配；

所述輸出差模清零電路連接所述共模負反饋電路，用于在電路啟動工作時清空所述共模負反饋電路差分對管輸出的差模信號。

進一步地，還包括偏置電路，所述偏置電路連接所述電流不匹配校正電路，用于向所述電流不匹配校正電路提供偏置電流，以增強輸出充電和放電電流的匹配。