[實用新型]一種智能型高精度模擬信號采樣系統

有效

• 申請號: 201721656098.1
• 申請日: 2017-12-02
• 公開（公告）號: CN207924015U
• 公開（公告）日: 2018-09-28
• 發明（設計）人: 陳景堯
• 申請（專利權）人: 成都微泰科技有限公司
• 主分類號: G01R23/16
• 分類號: G01R23/16
• 代理公司: 成都弘毅天承知識產權代理有限公司 51230
• 代理人: 楊保剛

1.一種智能型高精度模擬信號采樣系統，其特征在于，系統中包括采樣終端和上位機；所述采樣終端包括N個ADC模塊、FPGA芯片、信號調理模塊、數據緩存模塊，所述N個ADC模塊中的N>1；所述ADC模塊的參考電壓輸入管腳均連接同一個電壓參考模塊的輸出端；所述ADC模塊的采樣輸入管腳相互連接在一起，并連接信號調理模塊輸出端，信號調理模塊輸入端與采樣探頭相連；所述信號調理模塊輸入端通過相互串聯的電阻R1、R2連接運算放大器U1A的同相輸入端，電阻R2兩端分別通過電容C1和電容C2連接參考地；運算放大器U1A的反相輸入端通過電阻R3連接參考地，還通過電阻R4連接電源VCC；運算放大器U1A的輸出端連接運算放大器U1B的同相輸入端，運算放大器U1B的輸出端作為信號調理模塊的輸出端，并與U1B的反相輸入端相連；所述FPGA芯片通過串口驅動器連接上位機，通過不同的控制管腳連接各個ADC芯片；FPGA芯片外接有源晶振作為參考時鐘，FPGA芯片內置時鐘發生模塊，所述時鐘發生模塊生成N個采樣時鐘；每個采樣時鐘的周期T均相同，相位依次相差T/N，FPGA芯片的每個采樣時鐘輸出管腳均分別與一個ADC模塊的時鐘輸入管腳相連接；FPGA芯片通過全雙工數字接口訪問數據緩存模塊，并在緩存模塊中劃分出N個大小相同且地址不重疊的數據緩存區；FPGA芯片還對外引出N個數據輸入通道，分別連接各個ADC模塊的數字輸出端，每個數據輸入通道對應一個數據緩存區。

2.根據權利要求1所述的一種智能型高精度模擬信號采樣系統，其特征在于，所述ADC模塊封裝為集成電路芯片；所述運算放大器U1A和U1B集成于同一片集成電路芯片中。

3.根據權利要求1所述的一種智能型高精度模擬信號采樣系統，其特征在于，所述串口驅動器為USB驅動器，所述數據緩存模塊為DDR芯片。

4.根據權利要求1所述的一種智能型高精度模擬信號采樣系統，其特征在于，所述上位機為帶有顯示器的PC機。

5.根據權利要求1所述的一種智能型高精度模擬信號采樣系統，其特征在于，所述采樣系統中還設有用于為采樣終端供電的電源模塊。