[實用新型]一種Ge材料CMOS器件

有效

• 申請號: 201721643530.3
• 申請日: 2017-11-30
• 公開（公告）號: CN208127207U
• 公開（公告）日: 2018-11-20
• 發明（設計）人: 尹曉雪
• 申請（專利權）人: 西安科銳盛創新科技有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/16;H01L29/06
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 黃晶晶

本實用新型涉及一種Ge材料CMOS器件，包括：Si襯底；Si_1?xGe_x外延層，設置于所述Si襯底上；P型Ge溝道層，設置于所述Si_1?xGe_x外延層上；介質層，設置于所述P型Ge溝道層上；隔離區，設置于所述P型Ge溝道層和所述介質層內部；N阱區，設置于所述隔離區的第一側，且設置于所述P型Ge溝道層內；PMOS區域，設置于所述隔離區的第一側；NMOS區域，設置于所述隔離區(104)的第二側；鈍化層，設置于所述介質層上。本實用新型提供的GeCMOS器件中高Ge組分Si_1?xGe_x/Si外延層晶體質量高。

技術領域

本實用新型屬半導體器件技術領域，特別涉及一種Ge材料CMOS器件。

背景技術

自1958年Jack Kilby制作了第一塊集成電路后，集成電路產業便遵循著摩爾定律迅猛發展。現在，集成電路在我們生活和國民技術發展中占據著舉足輕重的地位。Si基CMOS技術以其輸入阻抗高，噪聲系數小，低功耗，溫度穩定性好，抗輻照能力強，制作工藝簡單等優勢在集成電路發展中占據著主導地位。

在集成電路的發展中，我們所追求的目標是器件速度快，電路面積小，工作頻率高。主要的方法就是縮小器件的尺寸，然而，隨著器件尺寸的縮小雖然使得其開態電阻減小，提高了流過器件的電流，降低了柵電容，提高了器件的開關速度，降低了芯片面積，但是當器件進入納米級別時，短溝道效應越來越嚴重，給器件尺寸的進一步縮小帶來了新的挑戰，要繼續沿著摩爾定律向前發展必須采取新的材料、技術和新的器件結構來提高 CMOS的性能。

隨著工藝技術的不斷進步，器件的特征尺寸沿著摩爾定律逐漸縮小，但是當器件尺寸縮小到納米級別是，傳統的縮小器件尺寸的方法變得越來越困難，如何在后摩爾時代使得摩爾定律仍然發揮作用是半導體領域研究的一個重點。大規模集成電路主要由CMOS器件組成。目前，為提高CMOS 器件性能所采用的新的結構和方法包括SOI技術，多柵極技術，應變硅技術及高K介質材料等，其中應變硅技術因為與傳統的體硅工藝相兼容，具有很大的發展潛力，然而，應變硅技術對于載流子遷移率的提升遠不如應變鍺技術。因而，應變鍺技術成為半導體研究領域的一個重點方向。

應變Ge通常是在弛豫Si_1-xGe_x襯底上生長一定厚度的Ge材料獲得。再此工藝下生長的應變材料對技術的要求較高，其要求弛豫Si_1-xGe_x襯底質量要好。傳統方法下，Si_1-xGe_x襯底是在Si襯底上異質外延生長獲得的，目前廣泛應用的方法為漸變緩沖層技術。這種方法雖然可以有效降低Si_1-xGe_x外延層位錯密度，但是對于高Ge組分的Si_1-xGe_x外延層，需要的漸變緩沖層厚度大，不利于器件的集成。

我們知道，難以獲得低位錯密度高Ge組分Si_1-xGe_x外延層的本質是由于Si與高Ge組分Si_1-xGe_x之間晶格失配位錯大，界面位錯缺陷在外延層逐漸增厚的過程中，會從高Ge組分Si_1-xGe_x/Si界面開始一直縱向延伸至高Ge組分Si_1-xGe_x表面(高Ge組分Si_1-xGe_x/Si界面處位錯密度最高)，進而導致高Ge組分Si_1-xGe_x/Si外延層晶體質量降低。

實用新型內容

為了提高CMOS器件的性能，本實用新型提供了一種Ge材料CMOS 器件，包括：

Si襯底(1011)；