[實用新型]一種半導體晶體管結構

有效

• 申請號: 201721628927.5
• 申請日: 2017-11-29
• 公開（公告）號: CN207852645U
• 公開（公告）日: 2018-09-11
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L21/8232
• 分類號: H01L21/8232;H01L27/088;H01L21/768
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 王華英

本實用新型教示一種半導體晶體管結構，包括，半導體襯底；柵極結構，位于半導體襯底的上表面，包括柵極導電層及位于柵極導電層上的柵極絕緣層；柵絕緣側壁，位于柵極結構的側壁；栓導電結構，位于柵極結構的兩側，各栓導電結構之間通過空氣絕緣結構或絕緣層進行電學隔離；空氣側壁，位于栓導電層及所述柵絕緣側壁之間，空氣側壁包括空氣間隙和絕緣封口層，空氣間隙通過所述絕緣封口層密封。與現有技術相比，空氣間隙和空氣間隔室的引入不僅降低了柵極和栓導電結構之間的寄生電容，而且降低了栓導電結構和栓導電結構之間的寄生電容，改善了晶體管的穩定性和可靠性，為晶體管尺寸的進一步縮小提供了一種有效的途徑。

技術領域

本實用新型涉及一種半導體器件的制造工藝，特別是涉及一種半導體晶體管結構。

背景技術

金屬-氧化物-半導體場效應晶體管(MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor)是集成電路中使用最普遍的單元。由于MOSFET在正常工作狀態下，柵極、源極及漏極的電壓都不相等所以他們之間的電場存在著一耦合作用，這種耦合作用就表現為他們之間有電容的存在。隨著集成電路的發展，器件小型化是必然的趨勢，但工藝中寄生電容不隨器件尺寸的減小而成比例的減小，而本證電容隨著器件尺寸的減小而成比例的減小，這樣寄生電容在總電容中的占的比例就大大增加了，嚴重影響了器件的穩定性和可靠性，因此對小尺寸器件寄生電容的研究就更有意義。

隨著動態隨機存儲器(DRAM，Dynamic Random Access Memory)的工藝縮小到納米尺度，在元件大幅縮小的條件下，改善柵極和源漏極電極間的寄生電容是一大挑戰，柵極和源漏極等效于一個平行板電容器的兩個極板，在平行板電容器中，電容C，平行板電容器的介電層的介電系數k，極板面積A，極板間距d，極板電荷量Q，充放電電流I，充放電功率P，充放電能量W，充放電時間t，極板間電壓V之間存在以下關系：C＝kA/d，Q＝It，C＝Q/V， P＝W/t＝IV，對于一個特定的器件，我們假設極板電壓、充放電電流，極板面積和極板間距離不變的情況下，由此可以推導出電阻電容延遲t∝C∝k，開關能量W∝C∝k，從中可以看出選用一種介電系數低的間隔層，可以有效降低柵極和漏源極之間的寄生電容，進而降低電容電阻延遲和減少開關能耗。圖1是一現有技術的MOSFET的結構示意圖，包括半導體襯底 11’，柵極導電層121’，柵極絕緣層122’，柵絕緣側壁13’，栓結構，所述柵絕緣側壁 13’依次由氮化硅層131’，氧化硅層132’及氮化硅層131’組成，所述栓結構由栓導電結構15’和栓絕緣結構16’沿所述柵絕緣側壁13’的長度方向重復排列組成，所述栓絕緣結構16’為絕緣層162’，所述氮化硅層131’介電常數(k:7.8)和所述氧化硅層132’介電常數(k:3.9)較高，這將不利于降半導體晶體管中的寄生電容，影響器件的可靠性和穩定性。

因此，如何降低柵極和栓導電結構之間的寄生電容，以及栓導電結構和栓導電結構之間的寄生電容，提高半導體器件的可靠性，已成為本領域技術人員亟待解決的一個重要問題。

實用新型內容

鑒于以上所述現有技術的缺點，本實用新型的目的在于提供一種半導體晶體管結構，用于解決現有技術中柵極和栓導電結構之間，以及栓導電結構和栓導電結構之間的寄生電容大的問題，提高器件穩定性和可靠性。

為實現上述目的及其他相關目的，本實用新型提供一種半導體晶體管結構，所述半導體晶體管結構至少包括：

半導體襯底；

柵極結構，位于所述半導體襯底的上表面，包括柵極導電層及位于所述柵極導電層上的柵極絕緣層；

柵絕緣側壁，位于所述柵極結構的側壁；

栓導電結構，位于所述柵極結構的兩側，相鄰的所述栓導電結構之間通過栓絕緣結構進行電學隔離；其中，所述栓導電結構和所述柵極結構之間的間隙大于所述柵絕緣側壁的沉積厚度，以于所述柵絕緣側壁及所述栓導電結構之間形成空氣間隙；及，