[實用新型]一種信號傳輸電路

有效

• 申請號: 201721440211.2
• 申請日: 2017-10-30
• 公開（公告）號: CN207505007U
• 公開（公告）日: 2018-06-15
• 發明（設計）人: 賴偉
• 申請（專利權）人: 深圳怡化電腦股份有限公司;深圳市怡化時代科技有限公司;深圳市怡化金融智能研究院
• 主分類號: H04N5/335
• 分類號: H04N5/335;H04N5/232
• 代理公司: 深圳中一專利商標事務所 44237
• 代理人: 官建紅

1.一種信號傳輸電路，其特征在于，包括第一電路板和第二電路板，其中：

所述第一電路板包括依次電性連接的第一圖像傳感器、第一模擬前端電路、處理器、第一LVDS單元以及第一連接器；

所述第二電路板包括依次電性連接的第二連接器、第二LVDS單元、第二模擬前端電路以及第二圖像傳感器，所述第二LVDS單元還與所述第二圖像傳感器電性連接；

所述第一連接器與所述第二連接器通過電纜線電性連接，所述第二模擬前端電路與所述處理器通過電纜線電性連接。

2.如權利要求1所述的信號傳輸電路，其特征在于，所述第二電路板包括第三LVDS單元，所述第一電路板包括LVDS接口；

所述第二模擬前端電路與所述第三LVDS單元電性連接，所述第三LVDS單元通過電纜線連接至所述LVDS接口。

3.如權利要求1所述的信號傳輸電路，其特征在于，所述第二電路板包括第三LVDS單元，所述第一電路板包括第四LVDS單元；

所述第二模擬前端電路與所述第三LVDS單元電性連接，所述處理器與所述第四LVDS單元電性連接，所述第三LVDS單元與所述第四LVDS單元通過電纜線電性連接。

4.如權利要求1所述的信號傳輸電路，其特征在于，所述第一LVDS單元包括第一LVDS芯片、第一電容、第二電容、第三電容、第四電容、第一電阻、第二電阻、第三電阻以及第四電阻；

所述第一LVDS芯片的數字電源端和模擬電源端接外部電源，所述數字電源端還經并聯后的第一電容和第二電容接地，所述模擬電源端還經并聯后的第三電容和第四電容接地；所述第一LVDS芯片的使能信號輸入端經第二電阻接外部電源；所述第一LVDS芯片的低功耗模式控制端經第一電阻接外部電源；所述第一LVDS芯片的時鐘觸發信號選擇端分別經第三電阻接外部電源，經第四電阻接地；所述第一LVDS芯片的信號輸入端與所述處理器的信號輸出端連接；所述第一LVDS芯片的信號輸出端與所述第一連接器的輸入端連接；所述第一LVDS芯片的數字接地端和模擬接地端均接地。

5.如權利要求4所述的信號傳輸電路，其特征在于，所述第一LVDS芯片的型號為DS92LV1021A。

6.如權利要求1所述的信號傳輸電路，其特征在于，所述第二LVDS單元包括第二LVDS芯片、第五電容、第六電容、第七電容、第八電容、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻以及第十電阻；

所述第二LVDS芯片的模擬電源端和數字電源端接外部電源，所述第二LVDS芯片的模擬電源端還經并聯后的第五電容和第六電容接地，所述第二LVDS芯片的數字電源端還經并聯后的第七電容和第八電容接地；所述第二LVDS芯片的使能信號輸入端經第六電阻接外部電源；所述第二LVDS芯片的低功耗模式控制端經第七電阻接外部電源；所述第二LVDS芯片的鎖相環控制端經第八電阻接外部電源；所述第二LVDS芯片的時鐘觸發信號選擇端分別經第九電阻接外部電源，經第十電阻接地；所述第二LVDS芯片的信號輸入端與第二連接器的輸出端連接，所述第五電阻連接在所述第二LVDS芯片的信號輸入端的正、負引腳之間；所述第二LVDS芯片的第一信號輸出端連接至所述第二模擬前端電路的控制信號輸入端；所述第二LVDS芯片的第二信號輸出端連接至所述第二圖像傳感器的控制信號輸入端；所述第二LVDS芯片的數字接地端和模擬接地端均接地。

7.如權利要求6所述的信號傳輸電路，其特征在于，所述第二LVDS芯片的型號為DS92LV1212。

8.如權利要求1所述的信號傳輸電路，其特征在于，所述第二模擬前端電路采用AFE芯片電路，所述AFE芯片電路的控制信號輸入端與所述第二LVDS單元連接，所述AFE芯片電路的模擬信號輸入端與所述第二圖像傳感器連接，所述AFE芯片電路的數字信號輸出端與所述處理器經電纜線電性連接。