[實用新型]基于射頻ADC的多通道導(dǎo)航陣列信號采集處理主板有效
| 申請?zhí)枺?/td> | 201721418116.2 | 申請日: | 2017-10-30 |
| 公開(公告)號: | CN207440565U | 公開(公告)日: | 2018-06-01 |
| 發(fā)明(設(shè)計)人: | 屈曉陽;馬學(xué)新;潘芳香;楊國鋒;易枝獨秀;趙芳芳 | 申請(專利權(quán))人: | 湖南跨線橋航天科技有限公司 |
| 主分類號: | G05B19/042 | 分類號: | G05B19/042 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 410205 湖南省長沙市高新開發(fā)*** | 國省代碼: | 湖南;43 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 導(dǎo)航陣列 多通道 信號采集處理 本實用新型 射頻 輸出端連接 時鐘模塊 主板 信號采集和處理 實時信號處理 以太網(wǎng)通道 導(dǎo)航信號 數(shù)據(jù)傳輸 資源支持 單板化 輸入端 雙通道 一體化 | ||
本實用新型公開一種基于射頻ADC的多通道導(dǎo)航陣列信號采集處理主板。本實用新型包括ADC模塊、時鐘模塊和FPGA模塊;所述ADC模塊包括8個雙通道的射頻ADC,輸入端用于連接導(dǎo)航信號,輸出端連接所述FPGA模塊,所述時鐘模塊的輸出端連接所述ADC模塊和所述FPGA模塊。本實用新型可支持多達16個通道導(dǎo)航陣列信號采集和處理,大規(guī)模LUT、BRAM和DSP可支持多通道的實時信號處理,同時豐富的GTH資源支持多個10G以太網(wǎng)通道數(shù)據(jù)傳輸,實現(xiàn)多通道導(dǎo)航陣列信號采集處理單板化和一體化。
技術(shù)領(lǐng)域
本實用新型涉及多通道導(dǎo)航陣列信號采集處理技術(shù)領(lǐng)域,具體的說是一種基于射頻ADC的多通道導(dǎo)航陣列信號采集處理主板。
背景技術(shù)
近年來,多通道導(dǎo)航陣列信號處理和直接射頻采樣技術(shù)已經(jīng)得到長足地發(fā)展,對相應(yīng)的信號采集處理設(shè)備提出了更高的要求。目前市面上常見的導(dǎo)航信號采集板卡為4通道的中頻信號采集,通過FMC等接口與信號處理主板進行連接,系統(tǒng)集成時常常采用多個信號采集板卡疊加到信號處理主板上,增加了系統(tǒng)設(shè)計的復(fù)雜度;同時通過連接器將采樣數(shù)據(jù)傳輸?shù)叫盘柼幚碇靼鍖τ诟咚俾手苯由漕l采樣難于實現(xiàn)。
實用新型內(nèi)容
針對現(xiàn)有技術(shù)中存在的上述不足之處,本實用新型要解決的技術(shù)問題是提供一種基于射頻ADC的多通道導(dǎo)航陣列信號采集處理主板。
本實用新型為實現(xiàn)上述目的所采用的技術(shù)方案是:一種基于射頻ADC的多通道導(dǎo)航陣列信號采集處理主板,包括ADC模塊、時鐘模塊和FPGA模塊;所述ADC模塊包括8個雙通道的射頻ADC,輸入端用于連接導(dǎo)航信號,輸出端連接所述FPGA模塊,所述時鐘模塊的輸出端連接所述ADC模塊和所述FPGA模塊。
所述ADC模塊對導(dǎo)航信號的采樣頻率為800MHZ,信號帶寬為2.7GHZ。
所述ADC模塊向所述FPGA模塊輸出并行數(shù)據(jù)。
所述時鐘模塊采用LMK00301。
所述FPGA模塊采用XCKU085。
所述FPGA模塊還連接8個10G以太網(wǎng)接口。
本實用新型具有以下優(yōu)點及有益效果:
1、本實用新型對導(dǎo)航信號進行直接帶通射頻采樣,采樣帶寬高達2.7GHz,采樣速率高達800MHz,覆蓋所有導(dǎo)航信號頻段,同時消除了射頻下變頻通道引入的非理想特性。
2、本實用新型采樣時鐘方案可配置,支持外部輸入和內(nèi)部產(chǎn)生兩種方式。
3、本實用新型FPGA采用XILINX Kintex Ultrascale架構(gòu)XCKU085,豐富的高速IO可支持多達16個通道導(dǎo)航陣列信號采集和處理,大規(guī)模LUT、BRAM和DSP可支持多通道的實時信號處理,同時豐富的GTH資源支持多個10G以太網(wǎng)通道數(shù)據(jù)傳輸,實現(xiàn)多通道導(dǎo)航陣列信號采集處理單板化和一體化。
附圖說明
圖1為本實用新型的整體結(jié)構(gòu)框圖;
圖2為本實用新型的ADC模塊的信號輸入部分原理圖;
圖3為本實用新型的ADC模塊的時鐘接口部分原理圖;
圖4為本實用新型的ADC模塊的配置接口部分原理圖;
圖5為本實用新型的ADC模塊的數(shù)據(jù)輸出接口部分原理圖;
圖6為本實用新型的時鐘模塊的時鐘輸入部分原理圖;
圖7為本實用新型的時鐘模塊的配置部分原理圖;
圖8為本實用新型的時鐘模塊的時鐘輸出部分原理圖;
圖9為本實用新型的FPGA模塊的ADC數(shù)據(jù)接口部分原理圖;
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