[實(shí)用新型]一種模擬加速器調(diào)控系統(tǒng)的實(shí)驗(yàn)裝置有效
| 申請(qǐng)?zhí)枺?/td> | 201721265614.8 | 申請(qǐng)日： | 2017-09-29 |
| 公開(kāi)（公告）號(hào)： | CN207301727U | 公開(kāi)（公告）日： | 2018-05-01 |
| 發(fā)明（設(shè)計(jì)）人： | 張鵬蛟;陳希;周博文;柯宜金;張文濤;趙鵬 | 申請(qǐng)（專利權(quán)）人： | 安德信微波設(shè)備有限公司 |
| 主分類(lèi)號(hào)： | G05B19/042 | 分類(lèi)號(hào)： | G05B19/042 |
| 代理公司： | 常州佰業(yè)騰飛專利代理事務(wù)所(普通合伙)32231 | 代理人： | 劉娟娟 |
| 地址： | 210000 江蘇省南京市棲*** | 國(guó)省代碼： | 江蘇;32 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 模擬 加速器 調(diào)控 系統(tǒng) 實(shí)驗(yàn) 裝置 | ||
1.一種模擬加速器調(diào)控系統(tǒng)的實(shí)驗(yàn)裝置，其特征在于：它包括信號(hào)功率源發(fā)生器(10)、低電平控制器(20)和上位機(jī)(30)；所述低電平控制器(20)分別連接所述信號(hào)功率源發(fā)生器(10)和所述上位機(jī)(30)；
其中，所述低電平控制器(20)包括第一功率計(jì)(201)、功分器(202)、本征信號(hào)發(fā)生器(203)、時(shí)鐘分配器(204)、FPGA(205)、DAC(206)、第一ADC(207)、第二ADC(208)、第三ADC(209)、第一混頻器(210)、第二混頻器(211)、第三混頻器(212)和第四混頻器(213)；
所述第一功率計(jì)(201)的入口連接所述信號(hào)功率源發(fā)生器(10)，所述第一功率計(jì)(201)的出口連接所述功分器(202)，所述功分器(202)的出口分別連接所述本征信號(hào)發(fā)生器(203)和所述時(shí)鐘分配器(204)，且所述本征信號(hào)發(fā)生器(203)和所述時(shí)鐘分配器(204)分別連接所述FPGA(205)；
所述FPGA(205)依次連接所述DAC(206)、所述第四混頻器(213)、速調(diào)管(40)、環(huán)路器(50)、定向耦合器(60)的入口和帶通濾波器(70)的入口；
所述定向耦合器(60)的第一出口依次連接所述第一混頻器(210)、所述第一ADC(207)和所述FPGA(205)；所述定向耦合器(60)的第二出口依次連接所述第二混頻器(211)、所述第二ADC(208)和所述FPGA(205)；所述帶通濾波器(70)的出口依次連接第二功率計(jì)(80)、所述第三混頻器(212)、所述第三ADC(209)和所述FPGA(205)；
所述FPGA(205)還依次連接步進(jìn)電機(jī)驅(qū)動(dòng)器(90)和步進(jìn)電機(jī)(100)；
所述FPGA(205)還連接所述上位機(jī)(30)。
2.根據(jù)權(quán)利要求1所述的一種模擬加速器調(diào)控系統(tǒng)的實(shí)驗(yàn)裝置，其特征在于：所述FPGA(205)包括數(shù)字化及處理模塊、通訊模塊、連鎖保護(hù)模塊、步進(jìn)電機(jī)驅(qū)動(dòng)模塊和電源模塊；其中，所述數(shù)字化及處理模塊分別連接所述通訊模塊、所述連鎖保護(hù)模塊、所述步進(jìn)電機(jī)驅(qū)動(dòng)模塊和所述電源模塊。
3.根據(jù)權(quán)利要求1或2所述的一種模擬加速器調(diào)控系統(tǒng)的實(shí)驗(yàn)裝置，其特征在于：所述FPGA(205)采用FPGA-XC7V585T。
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