[實用新型]一種并行處理器陣列結構

有效

• 申請號: 201720992237.1
• 申請日: 2017-08-09
• 公開（公告）號: CN207529364U
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 葛松芬
• 申請（專利權）人: 葛松芬
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 暫無信息
• 代理人: 暫無信息

本實用新型涉及一種并行處理器陣列結構，包括芯片和處理器，所述芯片上設置多個處理器，組成一級處理器組，多個一級處理器組組成二級處理器組，多個二級處理器組組成三級處理器組，以此類推，即所述并行處理器陣列包括多級，每級由小到大呈包含關系，每個級包括多個小一級的處理器組，其中，每級處理器組中的每個處理器或處理器組通過譯碼器或仲裁器連接加速器和總線連接器。本實用新型即便是在處理器數量較多時，仍然能夠使用較少芯片資源來完成處理器之間的通信。同時能保證對鄰近資源的訪問延遲低；這種組織方式允許使用簡單的處理器互聯技術來連接組內外各個處理器。既解決了處理器間互聯的問題，節省了芯片資源，也降低了訪問延遲。

技術領域

本實用新型涉及處理器技術領域，具體的說是一種并行處理器陣列結構。

背景技術

現有實現計算功能的芯片主要有單核SOC,多核SOC，FPGA等。多核或眾核SOC的結構常見的有：

一、以總線或交換開關為基本互連架構的多核設計。這種結構中，每個處理器核訪問存儲的路徑都是一樣的，總線(或者交換開關)被不同的處理器核交替使用從而達到訪問共享存儲的目的。各個處理器核類似于傳統的單核處理器。這種結構的明顯劣勢來自于總線或者交換開關成為系統瓶頸，這個瓶頸體現在系統性能和功耗兩個方面：從系統性能上來講這種體系結構的核心：總線或者交換開關仍舊依賴全局金屬互聯線，其性能并不能隨著半導體技術進步而提高。這種全局性地互連要求所有的通信都先匯聚到同一個地方然后又再傳播出去，其效率之低也是可想而知的。從延遲上講，電信號需要給長達整個芯片邊長的金屬線充電，其電阻電容很大，充電時間很長，因此信號延遲很大；從吞吐率上來講，所有的信號傳輸都要通過這個總線或者交換開關，其帶寬是無法適應處理器核數量的增長的。同樣的壞消息來自于功耗。無論是連接多個核的總線還是四通八達的交換開關，其功耗都不是可以擴展的。

二、流處理器以及GPU（通用圖形處理器）結構。它是通過在處理器內部設置多個ALU來提高數據并行處理速度。不過后來大家發現GPU的能力其實非常有限：首先，只有存在大量規則數據并行的應用程序，GPU才能發揮其巨大優勢。程序中的分支跳轉以及線程間的數據共享都是GPU的軟肋，就算能夠被支持，效率也不高。如果誰想在GPU上做Web Server，那基本上是癡人說夢。其次，GPU需要對應用程序進行大量優化，以挖掘其并行性。這個優化過程需要對GPU結構和被優化的程序本身有著深刻地理解。這和在通用處理器編程中打開幾個優化選項的難度不可同日而語。

三、網絡互連為主的處理器。使用片上網絡的辦法，使得眾多的處理器核通過分布式的通訊方式相互溝通，從而避免了集中的互連設計帶來的系統性能瓶頸以及較大的功耗開銷。RAW的難點在于對于應用程序需要就行網絡和計算的雙重優化，否則程序運行的效率較低。這使得編譯器中指令調度不光考慮運算單元的成本，還有通訊的成本，搜索空間和復雜度大大提高。FPGA強調的是門陣列。即它提供了一種獨特連線結構，連接各個可編程門單元。FPGA雖然能直接支持硬件描述語言，但是它在實現邏輯時要用通用的門結構來搭建用戶專用的門結構，門浪費有些嚴重，功耗利用率較低，由于同時要熟悉軟件和硬件，所以開發難度也大。

當代，隨著人工智能，工業4.0，機器人，智能硬件，物聯網等的快速發展，人們對并行計算提出了更高的要求。而在并行計算中有3個問題非常核心，一是如何組織各個處理器和各個加速器，便于各個處理器訪問加速器；二是如何提高訪問速度，同時又不占用過多芯片資源。三是如何選擇適用于通用領域或特定專用領域計算的處理器和加速器。

總線式互聯因其互聯占用芯片資源少而在處理器數量較少的系統中被廣泛采用。當處理器數量增加時，總線式互聯連線變長，延遲不能再接受。

所以亟需一種并行處理器陣列結構來解決上述問題。

實用新型內容

針對上述現有技術不足，本實用新型提供一種以分組矩陣的形式布置各個處理器核和加速器的組織架構，保證支持各種常見的處理器核加速器掛載的一種并行處理器陣列結構。