[實用新型]任意分頻比時鐘產生電路

有效

• 申請號: 201720982426.0
• 申請日: 2017-08-08
• 公開（公告）號: CN207218653U
• 公開（公告）日: 2018-04-10
• 發明（設計）人: 關碩;陳光勝
• 申請（專利權）人: 上海東軟載波微電子有限公司
• 主分類號: H03K3/023
• 分類號: H03K3/023
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 潘彥君,吳敏

1.一種任意分頻比時鐘產生電路，其特征在于，包括：電壓控制電路、第一電荷存儲器、比較器以及第一開關電路，其中：

所述電壓控制電路，設置在第一電壓源與所述第一電荷存儲器之間，適于以預設周期單調線性增加所述第一電荷存儲器的第一端電壓；所述預設周期根據預設時鐘源輸出的原始時鐘信號的頻率設定；

所述第一電荷存儲器，第一端與所述比較器的第一輸入端耦接，第二端的電位為第一電位；所述第一電荷存儲器的電容值由目標分頻比N預先設定；

所述比較器，第二輸入端與第二電壓源耦接，輸出端與所述第一開關電路的控制端耦接，所述比較器的輸出信號為所述第二電壓源的輸出電壓與所述第一電荷存儲器的第一端電壓的比較結果；所述輸出信號為對所述原始時鐘信號進行N分頻后的時鐘信號；N為任意正有理數；

所述第一開關電路，第一端與所述第一電荷存儲器的第一端耦接，控制端與所述比較器的輸出端耦接，第二端的電位為所述第一電位，適于在所述比較結果為所述第一電荷存儲器的第一端電壓達到所述第二電壓源的輸出電壓時導通，且所述第一電位對應的電壓小于所述第二電壓源的輸出電壓。

2.如權利要求1所述的任意分頻比時鐘產生電路，其特征在于，還包括：M分頻電路，與所述比較器的輸出端耦接，適于對所述比較器的輸出信號進行M次分頻并輸出；M為任意正有理數。

3.如權利要求1所述的任意分頻比時鐘產生電路，其特征在于，還包括：延遲電路，耦接在所述比較器的輸出端與所述第一開關電路的控制端之間，適于檢測到所述比較結果為所述第一電荷存儲器的第一端電壓達到所述第二電壓源的輸出電壓時，延遲預設時長后將所述比較結果對應的電平輸出至所述第一開關電路的控制端；所述預設時長不大于所述原始時鐘信號的半周期。

4.如權利要求1所述的任意分頻比時鐘產生電路，其特征在于，所述電壓控制電路，包括：第二開關電路、第三開關電路、第四開關電路、第五開關電路、第二電荷存儲器以及電壓采樣保持電路，其中：

所述第二開關電路，第一端與所述第一電壓源耦接，第二端與所述第二電荷存儲器的第一端耦接；

所述第三開關電路，第一端與所述第二電荷存儲器的第二端耦接，第二端的電位為所述第一電位；

所述第四開關電路，第一端與所述第二電荷存儲器的第一端耦接，第二端與所述第一電荷存儲器的第一端耦接；

所述第五開關電路，第一端與所述第二電荷存儲器的第二端耦接，第二端與所述電壓采樣保持電路耦接；

所述第二電荷存儲器，第一端分別與所述第二開關電路的第二端、所述第四開關電路的第一端耦接，第二端分別與所述第三開關電路的第一端、所述第五開關電路的第一端耦接；

所述電壓采樣保持電路，耦接在所述第五開關電路的第二端與第一電荷存儲器的第一端之間，適于在第i周期采樣所述第一電荷存儲器的第一端電壓，并在第i+1周期將所述第二電荷存儲器的第二端電壓設置為第i周期所述第一電荷存儲器的第一端電壓，在第i+1周期內所述第四開關電路斷開時保持所述第一電荷存儲器的第一端電壓為第i周期所述第一電荷存儲器的第一端電壓；i為正整數；

所述第二開關電路的控制端、所述第三開關電路的控制端、所述第四開關電路的控制端以及所述第五開關電路的控制端均輸入所述時鐘源輸出的原始時鐘信號；

所述第二開關電路、所述第三開關電路適于在所述原始時鐘信號為高電平時導通，在低電平時斷開；所述第四開關電路、所述第五開關電路適于在所述原始時鐘信號為低電平時導通，在高電平時斷開；

或，所述第四開關電路、所述第五開關電路適于在所述原始時鐘信號為高電平時導通，在低電平時斷開；所述第二開關電路、所述第三開關電路適于在所述原始時鐘信號為低電平時導通，在高電平時斷開。

5.如權利要求4所述的任意分頻比時鐘產生電路，其特征在于，所述第一電荷存儲器與所述第二電荷存儲器中的至少一個為可調電荷存儲器；所述任意分頻比時鐘產生電路還包括：控制器；

當所述第一電荷存儲器為可調電荷存儲器時，所述控制器與所述第一電荷存儲器耦接，適于根據所述目標分頻比，調整所述第一電荷存儲器的電容值，使得調整后的所述第一電荷存儲器的電容值與所述目標分頻比對應；

當所述第二電荷存儲器為可調電荷存儲器時，所述控制器與所述第二電荷存儲器耦接，適于根據所述目標分頻比，調整所述第二電荷存儲器的電容值，使得調整后的所述第二電荷存儲器的電容值與所述目標分頻比對應。