[實用新型]來電ID檢測的多路復用系統有效
| 申請號: | 201720744222.3 | 申請日: | 2017-06-23 |
| 公開(公告)號: | CN206977523U | 公開(公告)日: | 2018-02-06 |
| 發明(設計)人: | 王國民;郭棟 | 申請(專利權)人: | 四川海貓通信科技股份有限公司 |
| 主分類號: | H04M1/57 | 分類號: | H04M1/57;H04M1/82 |
| 代理公司: | 成都頂峰專利事務所(普通合伙)51224 | 代理人: | 趙正寅 |
| 地址: | 610000 四川省成都市高新*** | 國省代碼: | 四川;51 |
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| 摘要: | |||
| 搜索關鍵詞: | 來電 id 檢測 多路復用 系統 | ||
技術領域
本實用新型涉及來電ID檢測的多路復用系統。
背景技術
在一個綜合通信網絡里,不同網絡之間的互聯互通是必不可少的。比如專用網絡與公眾電話通信網絡PSTN的互聯互通。一般,與PSTN的互聯有兩種方案,一種是通過No.7信令的E1群路互聯,這種互聯方式需要PSTN網絡運營商的配合。另一種最簡單也是用的最多的是通過模擬中繼的方式互聯。這種方法只需要一條或數條PSTN的用戶線即可,即我們常說的外線。
每一條外線就相當于PSTN的一條用戶線,按照國際標準,其ID信息在第一次振鈴后約200ms后送出,如果用戶需要,就必須在用戶終端設備上專門設計ID檢測電路,比如大家所熟悉的帶來電顯示的電話機。如果專用網絡通過模擬中繼(外線)與PSTN互聯,就必須在專用網絡的交換機里設計ID檢測電路。
在一個專用綜合通信網絡里,可能需要多條外線,或者外線數量是不確定的,由用戶根據實際需要臨時設置,這時,如果每一條可能被設置成外線的用戶接口都設計有ID檢測電路,勢必造成很大的浪費,而且增加硬件成本。比如在我們研制的“WJS-I型綜合接入與交換設備”中,共有30條用戶線,每一條用戶線都可以被設置成外線,如果在所有30條用戶線上全部設計ID檢測電路,會大大增加成本。但如果只選取其中少數幾條則又限制了使用的靈活性。
實用新型內容
本實用新型的目的在于提供來電ID檢測的多路復用系統,主要解決現有對每條用戶線進行ID檢測而增加成本的問題。
為了實現上述目的,本實用新型采用的技術方案如下:
來電ID檢測的多路復用系統,包括多個用戶接口電路,與每個用戶接口電路連接的FPGA,與FPGA連接的中央處理單元;
每個所述用戶接口電路均包括話音AD轉換電路,與話音AD轉換電路連接的鈴流檢測電路;
所述FPGA包括鈴流檢測端口與鈴流檢測電路連接的邏輯控制單元,與邏輯控制單元連接的話音選擇開關,與話音選擇開關連接的ID檢測單元,話音選擇開關與鈴流檢測電路連接;
所述中央處理單元與ID檢測單元連接并讀取ID檢測單元的檢測結果,中央處理單元還與邏輯控制單元連接;
所述邏輯控制單元集成定時器。
具體地,所述FPGA還包括緩沖區,該緩沖區與ID檢測單元連接,緩存ID檢測單元的檢測結果并供中央處理單元讀取。所述緩沖區采用FLASH。
作為優選,所述FPGA采用EP2C35芯片。
進一步地,所述話音選擇開關為多路話音選擇開關,每一路分別連接一個用戶接口電路,由邏輯控制單元控制多路話音選擇開關某路的通/斷。
作為優選,所述中央處理單元采用MT系列芯片。
與現有技術相比,本實用新型具有以下有益效果:
本實用新型通過不同時段的FPGA多路復用,檢測成功率99.9%,本實用新型只有在具有兩條或者以上外線,而且在兩條以上外線同時呼入時才會發生沖突,發生沖突時,較早檢測到振鈴的外線能成功檢測到其ID,其余線路將無法成功檢測,但在實際應用中,一般設置外線的數量較少,同時呼入的概率非常低,因而發生沖突的概率也非常低。由于采用FPGA不同時段的多路復用,因此,無需對每條用戶線分別設置一個ID檢測電路,僅使用一個ID檢測電路就可檢測多條用戶線,既節約成本,也增加了使用的靈活性。
附圖說明
圖1為本實用新型-實施例的系統框圖。
具體實施方式
下面結合實施例和附圖對本實用新型作進一步說明,本實用新型的實施方式包括但不限于下列實施例。
實施例
如圖1所示,來電ID檢測的多路復用系統,包括多個用戶接口電路,與用戶接口電路連接的FPGA,與FPGA連接的中央處理單元,用戶接口電路包括話音AD轉換電路,與話音AD轉換電路連接的鈴流檢測電路,FPGA與鈴流檢測電路的連接。
FPGA包括與鈴流檢測電路連接的邏輯控制單元,與邏輯控制單元連接的話音選擇開關,與話音選擇開關連接的ID檢測單元,與ID檢測單元連接的緩沖區,該緩沖區與中央處理單元連接;邏輯控制單元集成定時器,鈴流邏輯控制單元與中央處理單元連接,話音選擇開關與鈴流檢測電路連接。本實施例的緩沖區采用FLASH。
本實施例的FPGA采用EP2C35芯片。
本實用新型的工作過程如下:
S1、鈴流檢測電路的鈴流檢測結果以電平方式輸出到FPGA的邏輯控制單元,FPGA始終守候檢測該電平;
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