[實(shí)用新型]存儲(chǔ)器裝置和電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201720722102.3
• 申請(qǐng)日: 2017-06-20
• 公開（公告）號(hào): CN207116004U
• 公開（公告）日: 2018-03-16
• 發(fā)明（設(shè)計(jì)）人: C·托爾蒂;F·E·C·迪塞格尼;D·曼弗雷;M·菲多尼
• 申請(qǐng)（專利權(quán)）人: 意法半導(dǎo)體股份有限公司
• 主分類號(hào): G11C13/00
• 分類號(hào): G11C13/00
• 代理公司: 北京市金杜律師事務(wù)所11256
• 代理人: 王茂華,張昊

1.一種存儲(chǔ)器裝置，其特征在于，所述存儲(chǔ)器裝置包括包含相變材料的存儲(chǔ)器單元(3)的陣列(2)以及至少一條字線(WL)，所述存儲(chǔ)器裝置進(jìn)一步包括驅(qū)動(dòng)電路(34)，所述驅(qū)動(dòng)電路包括：

-控制電路(42，44，46)，所述控制電路可以被控制以在讀模式或在寫模式下操作；

-具有第一類型(P)溝道的第一上拉MOSFET(PM1)和第二上拉MOSFET(PM2)，所述第一上拉MOSFET和所述第二上拉MOSFET串聯(lián)連接在被配置成被設(shè)置成第一電源電壓(VDD_LV)的第一電源節(jié)點(diǎn)和所述字線之間，所述第二上拉MOSFET布置在所述第一上拉MOSFET與所述字線之間；

-具有第二類型(N)溝道的第一下拉MOSFET(NM1)和第二下拉MOSFET(NM2)，所述第一下拉MOSFET和所述第二下拉MOSFET串聯(lián)連接在所述字線與被配置成被設(shè)置成參考電勢(shì)的第二電源節(jié)點(diǎn)之間，所述第二下拉MOSFET布置在所述第一下拉MOSFET與所述字線之間；以及

-偏置MOSFET(PM3)，所述偏置MOSFET連接在所述字線與被配置成被設(shè)置成比所述第一電源電壓高的第二電源電壓(VDD_HV)的第三電源節(jié)點(diǎn)之間；

其中，所述第一上拉MOSFET和所述第二上拉MOSFET以及所述第一下拉MOSFET和所述第二下拉MOSFET具有比所述偏置MOSFET的擊穿電壓低的擊穿電壓；并且其中，所述控制電路被配置成用于控制所述第一上拉MOSFET和所述第一下拉MOSFET，從而使得它們將根據(jù)指示將選擇所述字線或?qū)λ鲎志€解除選擇的輸入信號(hào)(s_in)，以相對(duì)于彼此交替的方式在允許接通的狀態(tài)下和在禁止接通的狀態(tài)下操作；

并且其中，i)當(dāng)在讀模式下操作時(shí)和ii)當(dāng)在寫模式下操作時(shí)并且在所述輸入信號(hào)指示將要解除對(duì)所述字線的選擇的情況下，所述控制電路被配置成用于控制所述偏置MOSFET，以便將所述字線從所述第三電源節(jié)點(diǎn)電解耦，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第一上拉MOSFET和所述第一下拉MOSFET與所述字線電耦合；

并且其中，當(dāng)在寫模式下操作時(shí)并且在所述輸入信號(hào)指示將要選擇所述字線的情況下，所述控制電路被配置成用于控制所述偏置MOSFET，以便將所述字線與所述第三電源節(jié)點(diǎn)電耦合，并且用于控制所述第二上拉MOSFET和所述第二下拉MOSFET，使得所述第二上拉MOSFET處于禁止接通狀態(tài)并且所述第二下拉MOSFET處于允許接通狀態(tài)。

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述控制電路(42，44，46)被配置成用于將所述第二下拉MOSFET(NM2)的柵極端子設(shè)置成級(jí)聯(lián)電壓(V_{級(jí)聯(lián)})，所述級(jí)聯(lián)電壓高于所述第二下拉MOSFET的閾值電壓(V_{th_NM2})；并且其中，當(dāng)在寫模式下操作時(shí)并且在所述輸入信號(hào)(s_in)指示將要選擇所述字線的情況下，所述控制電路被進(jìn)一步配置成用于將所述第二上拉MOSFET(PM2)的柵極端子設(shè)置成大于或等于所述第二電源電壓(VDD_HV)與所述第二上拉MOSFET的閾值電壓(V_{th_PM2})的模量之差的電壓。

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器裝置，其特征在于，所述控制電路(42，44，46)被配置成用于在所述第一上拉MOSFET(PM1)和所述第一下拉MOSFET(NM1)的柵極端子上生成第一控制信號(hào)(s_控制1)，并且在所述第二上拉MOSFET(PM2)的柵極端子上生成第二控制信號(hào)(s_控制2)，所述第一控制信號(hào)和所述第二控制信號(hào)分別屬于所述第一電源電壓(VDD_LV)的域和所述第二電源電壓(VDD_HV)的域。

4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器裝置，其特征在于，所述控制電路(42，44，46)被進(jìn)一步配置成用于在所述偏置MOSFET(PM3)的柵極端子上生成第三控制信號(hào)(ns_控制2)，所述第三控制信號(hào)屬于所述第二電源電壓(VDD_HV)的域并且是所述第二控制信號(hào)(s_控制2)的邏輯非。

5.根據(jù)權(quán)利要求1所述的存儲(chǔ)器裝置，其特征在于，所述第一和第二上拉MOSFET(PM1，PM2)、所述第一和第二下拉MOSFET(NM1，NM2)、以及所述偏置MOSFET(PM3)中的每一個(gè)屬于全耗盡絕緣體上硅(FDSOI)型。