[實用新型]確定存儲器訪問時間的電路有效
| 申請號： | 201720604297.1 | 申請日： | 2017-05-26 |
| 公開（公告）號： | CN206991772U | 公開（公告）日： | 2018-02-09 |
| 發明（設計）人： | E·卡爾維蒂;M·卡里希米 | 申請（專利權）人： | 意法半導體股份有限公司 |
| 主分類號： | G11C16/08 | 分類號： | G11C16/08;G11C29/18 |
| 代理公司： | 北京市金杜律師事務所11256 | 代理人： | 王茂華,張寧 |
| 地址： | 意大利阿格*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 確定 存儲器 訪問 時間 電路 | ||
1.一種用于確定存儲器訪問時間的電路，其特征在于，包括：
多個存儲元件，所述多個存儲元件被配置成用于在第一多個存儲器位置中的每個存儲器位置中存儲所述第一多個存儲器位置中的另一個存儲器位置的地址；
地址取樣電路，所述地址取樣電路耦合到所述多個存儲元件并且被配置成用于向所述多個存儲元件提供地址；以及
控制器，所述控制器耦合到所述多個存儲元件和所述地址取樣電路，所述控制器被配置成用于基于判定是否出現了讀錯誤來控制所述地址取樣電路的操作。
2.如權利要求1所述的電路，其特征在于，所述控制器被配置成用于從地址總線信號接收第一地址并且將所述第一地址提供到所述多個存儲元件以進行初始讀操作，所述第一地址是所述第一多個存儲器位置中的第一存儲器位置的地址。
3.如權利要求1所述的電路，其特征在于，所述判定是否出現了讀錯誤包括判定從所述多個存儲元件讀取的數據是否包括所述第一多個存儲器位置中的另外存儲器位置的地址。
4.如權利要求3所述的電路，其特征在于，從所述多個存儲元件讀取的所述數據包括所述第一多個存儲器位置中的所述另外存儲器位置的地址，并且其中，所述控制器被配置成用于將所述另外存儲器位置的地址提供到所述多個存儲元件以進行后續讀操作。
5.如權利要求4所述的電路，其特征在于，所述控制器被進一步配置成判定是否將執行所述后續讀操作。
6.如權利要求1所述的電路，其特征在于，所述判定是否出現了讀錯誤包括判定讀取的數據是否是預定的一系列讀操作中的預期數據。
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