[實用新型]基于FPGA的高速數據采集裝置有效
| 申請號: | 201720545962.4 | 申請日: | 2017-05-16 |
| 公開(公告)號: | CN206741275U | 公開(公告)日: | 2017-12-12 |
| 發明(設計)人: | 徐霞;羅小彬;張強;高頌;徐瑋巍;孫晨晨;徐寅林 | 申請(專利權)人: | 南京師范大學 |
| 主分類號: | G05B19/042 | 分類號: | G05B19/042 |
| 代理公司: | 南京蘇高專利商標事務所(普通合伙)32204 | 代理人: | 孟紅梅 |
| 地址: | 210046 江*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關鍵詞: | 基于 fpga 高速 數據 采集 裝置 | ||
技術領域
本實用新型涉及一種基于FPGA的高速數據采集裝置,用于對采集速率較高、完整度要求較高的高速數據采集及處理的場合。
背景技術
傳統的數據采集一般采用單片機或者DSP作為控制單元來控制外圍電路的工作。單片機的體積較小,價格低廉,應用也十分的廣泛,但是其實時性較差,能夠達到的采樣速度也有很大的局限,一般應用在實時性及采樣速率要求不高的場合。對于DSP來說,數據處理功能很強,也可以達到高速率的采集數據,但是運用DSP作為CPU來控制外圍電路,在控制復雜的邏輯器件方面也存在很大的缺陷。
實用新型內容
發明目的:針對現有技術的不足,本實用新型提供一種基于FPGA的高速數據采集裝置,采用FPGA作為高速數據采集控制單元,解決采集速率高、數據量大的難點。
技術方案:為實現上述目的,本實用新型采用如下技術方案:
基于FPGA的高速數據采集裝置,包括FPGA芯片、AD轉換芯片、SDRAM芯片和上位機;所述FPGA芯片分別與AD轉換芯片、SDRAM芯片以及上位機相連接;所述FPGA芯片接收上位機的控制信號,從AD轉換芯片采集數據并存儲至SDRAM芯片,并將SDRAM芯片中所存儲的數據反饋至上位機;所述FPGA芯片輸出AD轉換芯片和SDRAM芯片的時鐘信號;所述FPGA芯片運用1個I/O口與AD轉換芯片的使能端連接,運用8個I/O口與AD轉換芯片的數據端口連接;所述FPGA芯片運用13個I/O口與SDRAM的地址線連接,運用兩個I/O口與SDRAM片區連接,運用4個I/O口與SDRAM的CS、RAS、CAS以及WE連接,運用8個I/O口與SDRAM的數據端口連接;FPGA芯片通過串口芯片與上位機連接。
作為優選,所述FPGA芯片內設有可控分頻模塊、AD控制模塊和SDRAM控制模塊;所述可控分頻模塊輸入有源晶振提供的系統時鐘信號,輸出供AD控制模塊和SDRAM控制模塊工作的第一時鐘信號CLOCK1,輸出供SDRAM芯片工作的第二時鐘信號CLOCK2;所述AD控制模塊與AD轉換芯片數據通信,所述SDRAM控制模塊與SDRAM芯片數據通信。
作為優選,所述FPGA芯片內還設有第一FIFO緩存和第二FIFO緩存,分別用作讀SDRAM和寫SDRAM的數據緩沖區。
在具體的實施方案中,所述FPGA芯片為EP4CE6E22C8N,所述AD轉換芯片為AD9283;所述可控分頻模塊輸入50MHz時鐘信號,輸出100kHz位移為-210°的第一時鐘信號CLOCK1至AD控制模塊和SDRAM控制模塊,輸出100kHz位移為0°的第二時鐘信號CLOCK2至SDRAM芯片;所述AD控制模塊與AD轉換芯片數據通信,所述SDRAM控制模塊與SDRAM芯片數據通信。
有益效果:本實用新型采用的FPGA芯片在整個采集裝置中起著“橋梁”作用。一方面產生AD工作所需要的時鐘,從AD中獲取采樣值;另一方面開辟FIFO緩存將采樣數據快速連續地鎖存進SDRAM,同時還可以實現與上位機的單片機SPI通訊。根據上位機單片機的要求實現采樣啟動、向單片機傳輸SDRAM中存儲的數據等功能。FPGA把AD采樣及SDRAM存儲以及單片機這幾個器件聯系起來協調工作,可以解決直接采用單片機控制存在的速度慢、內存小而引起大量數據發送不及時和數據接收沒有地方緩存的問題。與現有技術相比,本裝置能夠實現對高速數據的采樣,并能夠準準確的存儲采集的大量數據。本實用新型有以下優點:1)采樣頻率高,速度快,能準確的保存采集的大量數據。2)采用FPGA控制SDRAM的方式對大量數據進行準確存儲。
附圖說明
圖1是本實用新型實施例的結構示意圖。
圖2是本實用新型實施例的核心部件硬件原理圖。
圖3是本實用新型實施例的測試結果圖。其中(a)為100KHz的正弦波,(b)為100KHz的三角波,(c)為100KHz的方波。
具體實施方式
以下結合附圖進一步描述本實用新型的技術方案:
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