[實用新型]感測放大器使能信號生成電路

有效

• 申請號: 201720409517.5
• 申請日: 2017-04-18
• 公開（公告）號: CN206877696U
• 公開（公告）日: 2018-01-12
• 發明（設計）人: K·J·多里;V·庫瑪;A·庫瑪
• 申請（專利權）人: 意法半導體國際有限公司
• 主分類號: G11C7/08
• 分類號: G11C7/08;G11C11/413
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華,張昊

技術領域

本實用新型涉及一種集成存儲器電路，并且具體涉及一種運行以生成用于這種集成存儲器電路的感測放大器使能信號生成電路。

背景技術

本領域已知在多個電源電壓運行集成存儲器電路(比如SRAM)。例如，在一種運行模式下可以為集成存儲器電路供應相對較高的電源電壓(例如，1.26V)并且在另一運行模式下進一步為其供應相對較低的電壓(例如，0.6V)。

在典型的集成存儲器電路中，響應于感測放大器使能(SAEN)信號，耦合至存儲器列的(這些)位線的感測放大器被使能以運行。該SAEN信號由感測放大器使能發生器電路生成，該感測放大器使能發生器電路在選擇存儲器單元(位單元)之后實現足夠時間的延遲，從而允許在感測放大器被激活以感測這些數據信號之前這些位線上的數據信號充分地發展。保證這些位線上的數據信號已經充分發展所需的時間量根據用于集成存儲器電路的電源電壓而變化。例如，對于相對較低電源電壓所需的時間量相對較長，因為最差的存儲器單元(位單元)在低電壓時嚴重地退化并且在低電源電壓下對其進行追蹤需要大量時間。

現在參照圖1，圖1示出了集成存儲器電路12中所使用的感測放大器使能發生器電路10的現有技術自定時解決方案的框圖。電路12包括由多個行和多個列形成的存儲器陣列14。這些列包括陣列14的有源部分16中的多個列以及陣列的虛擬部分18中的至少一個列。在有源部分16中，每個列由互補且被標注為位線BL和位線條BLB的一對位線限定，其中存儲器單元20在每個行位置耦合在這對位線BL、BLB之間并被相應的字線WL驅動。在虛擬部分18中，每個列由被標注為虛擬位線DBL的至少一個位線限定，其中虛擬存儲器單元22在每個行位置耦合至虛擬位線DBL并被虛擬字線DWL驅動。

雖然針對單個列示出了多個單元20和22，圖1中的展示被簡化以清楚地僅借助用于一行的相應存儲器單元20(在一列中)示出用于這一行的字線WL，并且僅借助用于這一行的相應虛擬存儲器單元22(在另一列中)示出用于這一行的虛擬字線DWL。字線WL和DWL被行解碼器電路26驅動，該行解碼器電路運行以解碼地址ADD并基于被解碼的地址選擇一條字線WL用于激勵。該虛擬字線DWL與任意地址選定的字線WL的激活同時被激活。

感測放大器電路30通過列復用電路32耦合至該多對位線。感測放大器電路30包括多個感測放大器36，其中在圖1的簡化展示中僅示出了一個。響應于感測放大器使能發生器電路10所生成的感測放大器使能(SAEN)信號，感測放大器36被激勵以運行。感測放大器使能發生器電路10耦合至虛擬位線DBL，并作用以感測虛擬位線DBL上的電壓。響應于對虛擬字線DWL上信號的行解碼器斷言(參考號50，圖2)，虛擬存儲器單元22被配置成用于對虛擬位線DBL進行放電。結果是，虛擬位線DBL上的電壓下降(參考號52，圖2)。感測放大器使能發生器電路10將虛擬位線DBL上的下降電壓與閾值電壓進行比較，并且當跨過這個閾值電壓時，感測放大器使能發生器電路10斷言SAEN信號(參考號54，圖2)并激勵感測放大器電路30中的該多個感測放大器36。選定閾值電壓以保證字線信號WL和DWL的斷言與跨過閾值之間的充分時間延遲，從而使得不發生對感測放大器電路的這種激勵，直到耦合至存儲器單元20的位線BL、BLB上的數據信號已經完全發展的時候。

列復用電路32被控制以響應于經解碼地址ADD選擇性地通過列解碼器電路40將位線對連接至感測放大器電路30的感測放大器36。經列復用的存儲器電路的配置和運行是本領域技術人員熟知的。

現在參照圖3，圖3示出了感測放大器使能發生器電路10的附加電路細節。感測放大器使能發生器電路10還起作用以對虛擬位線DBL預先充電。控制電路60將預先充電信號PRE施加于MOS晶體管62的柵極，該MOS晶體管具有耦合至電源節點(vdd)的源極端子和耦合至虛擬位線DBL的漏極端子。響應于預先充電信號PRE的斷言邏輯低(參考號56，圖2)，MOS晶體管62接通并將虛擬位線DBL上拉至電源節點(vdd)電壓。這個預先充電操作發生在對存儲器進行讀取之前。當預先充電信號PRE被取消斷言時(參考號58，圖2)，響應于虛擬字線DWL上的信號被斷言(參考號50，圖2)，虛擬位線DBL上的電壓則可以被放電。