[實用新型]一種數字幅頻均衡電路

有效

• 申請號: 201720303486.5
• 申請日: 2017-03-27
• 公開（公告）號: CN206878865U
• 公開（公告）日: 2018-01-12
• 發明（設計）人: 李巖;師艷子;席博博
• 申請（專利權）人: 陜西尚品信息科技有限公司
• 主分類號: H04L25/03
• 分類號: H04L25/03
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種數字幅頻均衡電路，其特征在于，包括：信號輸入模塊、前置放大器模塊、帶阻網絡模塊、數字幅頻均衡處理模塊、功率放大器模塊、信號輸出模塊，所述信號輸入模塊連接于前置放大器模塊，所述前置放大器模塊連接于帶阻網絡模塊，所述帶阻網絡模塊連接于數字幅頻均衡處理模塊，所述數字幅頻均衡處理模塊連接于功率放大器模塊，所述功率放大器模塊連接于信號輸出模塊；所述數字幅頻均衡處理模塊包括輸入阻抗匹配模塊、A/D采樣模塊、FPGA核心算法模塊、D/A還原模塊。

2.根據權利要求1所述的數字幅頻均衡電路，其特征在于，信號輸入模塊輸入的信號，經過前置放大器模塊進行放大，使輸入信號放大到一定幅度，使通頻帶滿足20HZ-20KHZ的要求進行濾波；再經過帶阻網絡模塊，使信號的幅頻特性發生變化；再進入數字幅頻均衡處理模塊中輸入阻抗匹配模塊進行阻抗變換，使得帶阻網絡達到衰減的最大值；然后由A/D采樣模塊進行12位高速AD采樣得到12位采樣信號；經過FPGA核心算法模塊來完成采集和信號處理，FIR處理實現幅度和頻率的均衡；之后再經過D/A還原模塊進行12位高速DA還原，使得采樣信號還原為系統可進行操作的模擬信號；最后經過功率放大器模塊進行功率放大，保證信號的輸出功率足夠大。

3.根據權利要求1所述的數字幅頻均衡電路，其特征在于，所述前置放大器模塊由AD817芯片U1和U2，電容，電阻構成，由于單級運放放大的倍數不足以達到我們所要求的幅度，因此采用兩級運放來作為前置放大電路，第一級運放由輸入信號源，直流源，AD817芯片U1，電阻，電容構成；所述輸入信號源連接于電阻R23，電阻R23連接電阻R24和電容C22，所述電阻R24另一端連接于所述AD817芯片U1引腳3，電容C22另一端連接引腳6；所述AD817芯片U1引腳4,7接VCC；所述AD817芯片U1引腳2連接于接地電阻R22；所述引腳6為第一級輸出信號；第二級運放由直流源，AD817芯片U2，電阻，電容構成；第一級運放電路中所述AD817芯片U2引腳6連接于電容C20，所述電容C20分兩路一路連接于電阻R25，所述電阻R25連接于電阻R21，所述電阻R21連接于所述AD817芯片U2管腳2；另一路連接于電容C21，所述電容C21連接于第二級運放所述AD817芯片U2引腳3；引腳2連接于電阻R21，所述R21連接于所述AD817芯片U2引腳6；所述AD817芯片U2引腳4,7接VCC；所述AD817芯片U2引腳3連接電阻R26，電阻R26另一端接地；所述AD817芯片引腳6輸出最終放大信號；其中R21為反饋電阻前置放大器放大輸入信號的幅度。

4.根據權利要求1所述的數字幅頻均衡電路，其特征在于，所述帶阻網絡模塊由阻抗網絡1、阻抗網絡2、阻抗網絡3及交流源V2構成，阻抗網絡1由電阻R17，電容C17，電感L17并聯構成，阻抗網絡2由電阻R18，電容C18，電感L18并聯構成，阻抗網絡3由電阻R19，電容C19，電感L19串聯構成；所述交流源V2連接于所述阻抗網絡1，所述阻抗網絡1連接于所述阻抗網絡2和所述阻抗網絡3，所述阻抗網絡3接地；帶阻網絡可以調節信號的幅頻特性。

5.根據權利要求1所述的數字幅頻均衡電路，其特征在于，所述數字幅頻均衡處理模塊包括輸入阻抗匹配模塊，A/D采樣模塊，FPGA核心算法模塊，D/A還原模塊；所述帶阻網絡模塊連接于所述輸入阻抗匹配模塊，所述輸入阻抗匹配模塊連接于所述A/D采樣模塊，所述A/D采樣模塊連接于所述FPGA核心算法模塊，所述FPGA核心算法模塊連接于所述D/A還原模塊，所述D/A還原模塊連接于所述功率放大器模塊。

6.根據權利要求3所述的數字幅頻均衡電路，其特征在于，所述功率放大器模塊由四級運放電路構成，所述輸入信號源連接于四級運放電路，所述四級運放電路連接于所述信號輸出模塊；其中，所述四級運放電路分為四級功放，第一，二級功放進行電壓放大，第三級運放為推動，第四級運放采用NMOS管和NMOS管構成推挽電路進行功率放大。