[實用新型]高速數(shù)傳接收機

有效

• 申請?zhí)枺?/td>: 201720184987.6
• 申請日: 2017-02-28
• 公開（公告）號: CN206575404U
• 公開（公告）日: 2017-10-20
• 發(fā)明（設(shè)計）人: 張軍;李國通;馮磊;尚琳;張傳勝
• 申請（專利權(quán)）人: 上海微小衛(wèi)星工程中心;湖南邁克森偉電子科技有限公司
• 主分類號: H04B1/16
• 分類號: H04B1/16
• 代理公司: 長沙永星專利商標事務(wù)所(普通合伙)43001
• 代理人: 周詠,米中業(yè)

1.一種高速數(shù)傳接收機，包括電源模塊，和依次串接的電信號轉(zhuǎn)換器、第一放大器、正交混頻器、第二放大器和FPGA芯片，其特征在于還包括一路反饋回路；所述反饋回路采集FPGA的輸入數(shù)據(jù)，并將數(shù)據(jù)輸出到正交混頻器，從而消除接收信號中的多普勒頻移。

2.根據(jù)權(quán)利要求1所述的高速數(shù)傳接收機，其特征在于所述的反饋回路為載波鎖相環(huán)路。

3.根據(jù)權(quán)利要求2所述的高速數(shù)傳接收機，其特征在于所述的高速數(shù)傳接收機，具體包括電源模塊，和依次串接的電信號轉(zhuǎn)換器、第一放大器、正交混頻器、第二放大器和FPGA芯片；高速數(shù)傳接收機接收的傳輸信號通過電信號轉(zhuǎn)換器轉(zhuǎn)換為電信號，通過正交混頻器后轉(zhuǎn)換為I支路信號和Q支路信號，然后通過FPGA中的GTH模塊中的均衡器均衡后，再通過限幅放大器放大，再依次進行CDR時鐘數(shù)據(jù)恢復(fù)和判決器判決后，再通過串并轉(zhuǎn)換模塊轉(zhuǎn)換為并行數(shù)據(jù)，再通過并行譯碼器譯碼后通過PXIe接口對外輸出數(shù)據(jù)，在第二放大器和FPGA芯片之間引出反饋信號，所述引出的反饋信號通過載波鎖相環(huán)路產(chǎn)生一路正交本地振蕩信號并輸入到正交混頻器中，從而與輸入正交混頻器的通過轉(zhuǎn)化后的含有大多普勒的電信號進行正交混頻，從而消除信號的多普勒頻移。

4.根據(jù)權(quán)利要求3所述的高速數(shù)傳接收機，其特征在于所述的通過載波鎖相環(huán)路產(chǎn)生一路正交本地振蕩信號，具體為在正交混頻器輸出的I支路和Q支路信號通過第二放大器后，從I支路和Q支路各引出一路信號，依次通過包絡(luò)檢波器、低通濾波器和模數(shù)轉(zhuǎn)換器后轉(zhuǎn)換為數(shù)字信號，再輸入到FPGA中，通過FPGA實現(xiàn)的數(shù)字鑒頻鑒相器和低通濾波器后輸入到直接頻率合成控制模塊的輸入端，同時FPGA進行多普勒搜索得到初始多普勒信號并傳輸?shù)街苯宇l率合成控制模塊的另一輸入端，直接頻率合成模塊輸出信號再通過數(shù)模轉(zhuǎn)換器轉(zhuǎn)換為模擬量信號輸入到正交調(diào)制器中，同時FPGA搜索得到的初始多普勒信號還通過鎖相環(huán)模塊輸入到正交調(diào)制器當中，正交調(diào)制器通過直接頻率控制模擬量控制信號和鎖相環(huán)信號產(chǎn)生消除載波多普勒頻移的本振信號，并輸入到正交混頻器中。

5.根據(jù)權(quán)利要求4所述的高速數(shù)傳接收機，其特征在于所述的正交調(diào)制器的調(diào)制方式為正交相移鍵控調(diào)制方式。

6.根據(jù)權(quán)利要求1~5之一所述的高速數(shù)傳接收機，其特征在于所述的FPGA芯片外部進行了抗輻射加固處理。