[實用新型]雙存儲器加載電路及工業(yè)光網(wǎng)絡(luò)單元終端設(shè)備有效
| 申請?zhí)枺?/td> | 201720144449.4 | 申請日： | 2017-02-17 |
| 公開（公告）號： | CN206575435U | 公開（公告）日： | 2017-10-20 |
| 發(fā)明（設(shè)計）人： | 陶祥;徐波波;梅永洪 | 申請（專利權(quán)）人： | 杭州晨曉科技股份有限公司 |
| 主分類號： | H04L12/24 | 分類號： | H04L12/24;H04Q11/00;H04B10/25 |
| 代理公司： | 廣東廣信君達律師事務(wù)所44329 | 代理人： | 楊曉松,楊冬玲 |
| 地址： | 310000 浙江省*** | 國省代碼： | 浙江;33 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 存儲器 加載 電路 工業(yè) 網(wǎng)絡(luò) 單元 終端設(shè)備 | ||
1.一種雙存儲器加載電路，其特征是，包括FPGA模塊、第一存儲器、第二存儲器和片選切換電路，
所述第一存儲器，用于存儲基本配置文件；
所述第二存儲器，用于更新升級配置文件；
第一存儲器和第二存儲器通過片選切換電路連接FPGA模塊的片選接口，片選切換電路用于在FPGA模塊上電時從第一存儲器加載配置文件，在第二存儲器內(nèi)部配置文件配置正確后，加載第二存儲器。
2.根據(jù)權(quán)利要求1所述的雙存儲器加載電路，其特征是，片選切換電路包括第一復(fù)位芯片、第二復(fù)位芯片、帶有異步復(fù)位功能的D觸發(fā)器、邏輯門電路，第一復(fù)位芯片連接FPGA模塊的CS0管腳，D觸發(fā)器連接第一復(fù)位芯片，D觸發(fā)器通過邏輯門電路連接第一存儲器和第二存儲器，第二復(fù)位芯片連接FPGA模塊的PROG管腳。
3.根據(jù)權(quán)利要求2所述的雙存儲器加載電路，其特征是，邏輯門電路包括一個與非門電路、第一或門電路和第二或門電路，D觸發(fā)器輸出端連接第一或門電路輸入端，第一或門電路輸出端連接第一存儲器，D觸發(fā)器輸出端同時連接與非門電路輸入端，與非門電路輸出端連接第二或門電路輸入端，第二或門輸出端連接第二存儲器，第一或門電路和第二或門電路的輸入端還連接FPGA模塊的片選管腳。
4.根據(jù)權(quán)利要求2所述的雙存儲器加載電路，其特征是，第一復(fù)位芯片的/MR管腳接入FPGA模塊的CS0_SET信號，第一復(fù)位芯片RST管腳連接D觸發(fā)器的MR管腳，D觸發(fā)器的CP管腳連接FPGA模塊的時鐘管腳；D觸發(fā)器的Q管腳連接第一或門電路和與非門電路；第二復(fù)位芯片的/MR管腳接入FPGA模塊的 PROG_ST信號，第二復(fù)位芯片的RST管腳連接FPGA模塊的PROG管腳。
5.根據(jù)權(quán)利要求2所述的雙存儲器加載電路，其特征是，第一復(fù)位芯片和第二復(fù)位芯片采用MAX811芯片，D觸發(fā)器采用74LVC1G175芯片。
6.根據(jù)權(quán)利要求1所述的雙存儲器加載電路，其特征是，所述的第一存儲器和第二存儲器使用SPI Flash芯片。
7.一種工業(yè)光網(wǎng)絡(luò)單元終端設(shè)備，其特征是，包括FPGA模塊，所述FPGA模塊設(shè)置權(quán)利要求1至6任一項所述的一種雙存儲器加載電路。
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