[實用新型]一種時鐘產生模塊

有效

• 申請?zhí)枺?/td>: 201720091856.3
• 申請日: 2017-01-22
• 公開（公告）號: CN206547080U
• 公開（公告）日: 2017-10-10
• 發(fā)明（設計）人: 不公告發(fā)明人
• 申請（專利權）人: 廣州芯世物信息科技有限公司
• 主分類號: H03K3/03
• 分類號: H03K3/03
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種時鐘產生模塊，其特征在于，包括：依次連接的偏置電路(10)、環(huán)形振蕩器(20)和使能控制電路(30)；所述偏置電路(10)包括：節(jié)能控制子電路(101)和偏置電流產生子電路(102)；所述使能控制電路(30)包括：節(jié)能控制信號產生子電路(301)、占空比調節(jié)子電路(302)和時鐘信號整形子電路(303)；

所述偏置電流產生子電路(102)用于在使能信號(EN_CLK)的控制下基于偏置電壓(Vbiasn)產生偏置電流(Ibiasn)；

所述環(huán)形振蕩器(20)用于基于所述偏置電流(Ibiasn)產生頻率可調的第一正弦信號(S1)；

所述占空比調節(jié)子電路(302)用于在使能信號(EN_CLK)的控制下調節(jié)所述第一正弦信號(S1)的占空比，以獲得第二正弦信號(S2)；

所述時鐘信號整形子電路(303)用于對所述第二正弦信號(S2)進行整形，以獲得時鐘信號(CLK_OUT)；

所述節(jié)能控制信號產生子電路(301)用于基于所述使能信號(EN_CLK)產生節(jié)能控制信號(UN_CLK)；

所述節(jié)能控制子電路(101)用于基于所述節(jié)能控制信號(UN_CLK)對所述偏置電路(10)進行節(jié)能控制管理。

2.如權利要求1所述的時鐘產生模塊，其特征在于，所述節(jié)能控制子電路(101)包括：第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)和第五PMOS管(MP5)；

所述第一PMOS管(MP1)的柵極與所述節(jié)能控制信號產生子電路(301)的節(jié)能控制信號輸出端(P_{UN_CLK})連接，用于輸入節(jié)能控制信號(UN_CLK)；所述第一PMOS管(MP1)的源極與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第一PMOS管(MP1)的漏極與所述第四PMOS管(MP4)的柵極、漏極相連；

所述第二PMOS管(MP2)的柵極與所述第三PMOS管(MP3)的柵極相連并接地；所述第二PMOS管(MP2)的源極和所述第三PMOS管(MP3)的源極均與電源電壓端(P_VDD)相連，用于輸入電源電壓(VDD)；所述第二PMOS管(MP2)的漏極和所述第三PMOS管(MP3)的漏極分別與所述第四PMOS管(MP4)的源極和所述第五PMOS管(MP5)的源極相連；

所述第四PMOS管(MP4)的柵極與所述第五PMOS管(MP5)的柵極相連；所述第四PMOS管(MP4)的漏極與所述第五PMOS管(MP5)的漏極均與所述偏置電流產生子電路(102)相連。

3.如權利要求1所述的時鐘產生模塊，其特征在于，所述偏置電流產生子電路(102)包括：第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)和第四NMOS管(MN4)；

所述第一NMOS管(MN1)的柵極、漏極均與所述第二NMOS管(MN2)的柵極相連，并與偏置電壓端(P_V)相連，用于輸入偏置電壓(Vbiasn)；所述第二NMOS管(MN2)的漏極與所述節(jié)能控制子電路(101)相連；所述第一NMOS管(MN1)的源極與所述第二NMOS管(MN2)的源極相連并接地；

所述第三NMOS管(MN3)的柵極與所述第四NMOS管(MN4)的柵極相連，并與使能信號端(P_{EN_CLK})相連，用于輸入使能信號(EN_CLK)；所述第三NMOS管(MN3)的漏極與偏置電壓端(P_V)相連，用于輸入偏置電壓(Vbiasn)；所述第四NMOS管(MN4)的漏極與所述節(jié)能控制子電路(101)相連；所述第三NMOS管(MN3)的源極與所述第四NMOS管(MN4)的源極相連并接地。

4.如權利要求1所述的時鐘產生模塊，其特征在于，所述環(huán)形振蕩器(20)包括：與所述偏置電路(10)相連的多個CMOS反相器，以及用于連接所述多個CMOS反相器的多個節(jié)點。