[實(shí)用新型]數(shù)據(jù)傳輸裝置及噴墨打印系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201720027024.5
• 申請(qǐng)日: 2017-01-10
• 公開(kāi)（公告）號(hào): CN206470748U
• 公開(kāi)（公告）日: 2017-09-05
• 發(fā)明（設(shè)計(jì)）人: 李偉波;韓業(yè)實(shí);瞿浩正;馬晉
• 申請(qǐng)（專(zhuān)利權(quán)）人: 深圳華云數(shù)碼有限公司
• 主分類(lèi)號(hào): G06F13/38
• 分類(lèi)號(hào): G06F13/38;G06F3/12;B41J2/01
• 代理公司: 深圳市愛(ài)迪森知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙)44341
• 代理人: 何婷

【技術(shù)領(lǐng)域】

本發(fā)明涉及數(shù)據(jù)傳輸裝置領(lǐng)域，尤其涉及數(shù)據(jù)傳輸裝置及噴墨打印系統(tǒng)。

【背景技術(shù)】

隨著FPGA(Field－Programmable Gate Array：現(xiàn)場(chǎng)可編程門(mén)陣列)芯片功能和功耗的不斷優(yōu)化，使得其在電子設(shè)計(jì)領(lǐng)域的應(yīng)用越來(lái)越廣泛。眾多的傳感器數(shù)據(jù)采集和通信接口都需要采用FPGA芯片來(lái)組成架構(gòu)，實(shí)現(xiàn)功能。在星狀網(wǎng)絡(luò)或網(wǎng)狀網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)當(dāng)中，有時(shí)各個(gè)節(jié)點(diǎn)之間的FPGA芯片具有直接的數(shù)據(jù)通信的需求。比如，在某些分布式設(shè)備或多節(jié)點(diǎn)設(shè)備中，需要采用到多塊電路板來(lái)實(shí)現(xiàn)功能，在這種情況下，各電路板的FPGA芯片之間也存在直接通信的需求；而FPGA與FPGA之間的通信方式，一般都采用現(xiàn)有的通信協(xié)議標(biāo)準(zhǔn)，例如RS232異步串口，I2C接口協(xié)議等；但該方案的不足之處在于，其受限于現(xiàn)有協(xié)議的局限，其次不夠靈活，也不可以在同一條數(shù)據(jù)通道上區(qū)分發(fā)送不同類(lèi)型的數(shù)據(jù)。

【發(fā)明內(nèi)容】

本發(fā)明提供一種數(shù)據(jù)傳輸裝置及噴墨打印系統(tǒng)，提出了一種由FPGA到FPGA的高速同步數(shù)據(jù)傳輸裝置，該方案可以實(shí)現(xiàn)10Mbps以上的單向數(shù)據(jù)傳輸速度，并且可在同一條數(shù)據(jù)通道上區(qū)分發(fā)送不同類(lèi)型的數(shù)據(jù)。

根據(jù)本發(fā)明實(shí)施例的第一方面，提供一種數(shù)據(jù)傳輸裝置，包括輸出電路及接收電路；所述輸出電路包括：

第一FPGA芯片，設(shè)置于所述輸出電路上，且用于接收需要進(jìn)行傳輸?shù)臄?shù)據(jù)之后輸出與其對(duì)應(yīng)的TTL電平信號(hào)；

差分信號(hào)發(fā)生器，設(shè)置于所述輸出電路上，且連接于所述第一FPGA芯片，用于接收所述第一FPGA芯片輸出的TTL信號(hào)并將其轉(zhuǎn)換為高速差分信號(hào)后輸出；

所述接收電路包括：

差分信號(hào)調(diào)解器，設(shè)置于所述接收電路上，且連接于所述差分信號(hào)發(fā)生器，用于接收所述差分信號(hào)發(fā)生器輸出的高速差分信號(hào)并將其轉(zhuǎn)換為T(mén)TL電平信號(hào)；

第二FPGA芯片，設(shè)置于所述接收電路上，且連接于所述差分信號(hào)調(diào)解器，用于采集所述差分信號(hào)調(diào)節(jié)器轉(zhuǎn)換的TTL電平信號(hào)。

在一些實(shí)施例中，所述第一FPGA芯片包括：

數(shù)據(jù)匹配模塊，用于對(duì)需要進(jìn)行傳輸?shù)臄?shù)據(jù)根據(jù)類(lèi)別與速率進(jìn)行匹配之后輸出；

數(shù)據(jù)發(fā)送匹配模塊，連接于所述數(shù)據(jù)匹配模塊，用于在接收所述數(shù)據(jù)匹配模塊輸出的數(shù)據(jù)之后將其按位匹配并輸出；

數(shù)據(jù)輸出模塊，連接于所述數(shù)據(jù)發(fā)送匹配模塊和所述數(shù)據(jù)匹配模塊，用于在接收所述數(shù)據(jù)發(fā)送匹配模塊和所述數(shù)據(jù)匹配模塊輸出的數(shù)據(jù)之后，輸出TTL電平信號(hào)；

所述第二FPGA芯片包括：

數(shù)據(jù)接收模塊，連接于所述數(shù)據(jù)輸出模塊，用于接收所述數(shù)據(jù)輸出模塊輸出的TTL電平信號(hào)；

數(shù)據(jù)解析模塊，連接于所述數(shù)據(jù)接收模塊，用于對(duì)所述數(shù)據(jù)接收模塊接收的TTL電平信號(hào)進(jìn)行解析之后輸出與其狀態(tài)對(duì)應(yīng)的數(shù)據(jù)。

在一些實(shí)施例中，所述第一FPGA芯片還包括：

速率選擇模塊，連接于所述數(shù)據(jù)匹配模塊、所述數(shù)據(jù)發(fā)送匹配模塊和所述數(shù)據(jù)輸出模塊，用于進(jìn)行速率選擇。

在一些實(shí)施例中，所述TTL電平信號(hào)包括DSYNC信號(hào)、DSCLK信號(hào)、CMD信號(hào)和DATA信號(hào)；

所述數(shù)據(jù)輸出模塊包括用于輸出DSYNC信號(hào)的DSYNC輸出端、用于輸出DSCLK信號(hào)的DSCLK輸出端、用于輸出CMD信號(hào)的CMD輸出端、用于輸出DATA信號(hào)的DATA輸出端；

所述數(shù)據(jù)接收模塊包括用于接收DSYNC信號(hào)的DSYNC接收端、用于接收DSCLK信號(hào)的DSCLK接收端、用于接收CMD信號(hào)的CMD接收端、用于接收DATA信號(hào)的DATA接收端。

在一些實(shí)施例中，所述數(shù)據(jù)發(fā)送匹配模塊包括：

命令發(fā)送匹配單元，連接于所述數(shù)據(jù)匹配模塊和所述數(shù)據(jù)輸出模塊，用于在接收所述數(shù)據(jù)匹配模塊輸出的CMD信號(hào)之后將其按位匹配并輸出；

數(shù)據(jù)發(fā)送匹配單元，連接于所述數(shù)據(jù)匹配模塊和所述數(shù)據(jù)輸出模塊，用于在接收所述數(shù)據(jù)匹配模塊輸出的DATA信號(hào)之后將其按位匹配并輸出；

所述數(shù)據(jù)接收模塊包括：

命令接收單元，連接于所述數(shù)據(jù)解析模塊和所述差分信號(hào)調(diào)節(jié)器，用于接收所述差分信號(hào)調(diào)節(jié)器轉(zhuǎn)換的CMD信號(hào)并將其輸出至所述數(shù)據(jù)解析模塊；

數(shù)據(jù)接收單元，連接于所述數(shù)據(jù)解析模塊和所述差分信號(hào)調(diào)節(jié)器，用于接收所述差分信號(hào)調(diào)節(jié)器轉(zhuǎn)換的DATA信號(hào)并將其輸出至所述數(shù)據(jù)解析模塊。

在一些實(shí)施例中，所述命令發(fā)送匹配單元和/或所述數(shù)據(jù)發(fā)送匹配單元的數(shù)量為多個(gè)；

所述命令接收單元和/或所述數(shù)據(jù)接收單元的數(shù)量為多個(gè)。