[發(fā)明專利]一種基于FPGA的高速高精插補系統(tǒng)以及直線插補算法

有效

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• 申請日: 2017-12-29
• 公開（公告）號: CN108268013B
• 公開（公告）日: 2020-04-14
• 發(fā)明（設(shè)計）人: 陳友東;胡嘉航
• 申請（專利權(quán)）人: 北京航空航天大學(xué)
• 主分類號: G05B19/4103
• 分類號: G05B19/4103
• 代理公司: 北京永創(chuàng)新實專利事務(wù)所 11121
• 代理人: 冀學(xué)軍

本發(fā)明公開了一種基于FPGA的高速高精插補系統(tǒng)以及直線插補算法，屬于工業(yè)控制領(lǐng)域；所述系統(tǒng)包括數(shù)據(jù)輸入模塊，以及與之相連的時鐘計時模塊和數(shù)據(jù)處理模塊，時鐘計時模塊同時連接數(shù)據(jù)處理模塊。所述直線插補算法首先數(shù)據(jù)輸入模塊計算各個坐標軸的起終點需要移動的位移量和方向，然后數(shù)據(jù)處理模塊計算總插補次數(shù)及每個周期的插補速度。時鐘計時模塊在每個插補周期計算一次插補速度，并輸出速度和方向脈沖。每產(chǎn)生一個脈沖信號，計時器內(nèi)部的計數(shù)器自加一，直至達到插補次數(shù)結(jié)束插補計算。本發(fā)明系統(tǒng)采用并行結(jié)構(gòu)，便于調(diào)試和修改，自主進行插補運算并輸出，計算速度快；算法使用余數(shù)補償?shù)姆椒ǎ麄€插補過程達到無誤差。

技術(shù)領(lǐng)域

本發(fā)明屬于工業(yè)控制領(lǐng)域，具體是一種基于FPGA的高速高精插補系統(tǒng)以及直線插補算法。

背景技術(shù)

隨著數(shù)控技術(shù)、機器人技術(shù)和工業(yè)控制領(lǐng)域的發(fā)展，人們對運動的精度和速度要求越來越高。雖然軟件插補易修改，但軟件插補自身也存在一些固有缺點：如串行的計算方法相比于硬件并行的計算來講速度慢，精度低，且插補周期長。

對于傳統(tǒng)的硬件插補器來說由于體積龐大、靈活性差等缺點很早就被工程技術(shù)人員淘汰。所以，用可編程硬件芯片來處理運動控制的插補算法可以兼顧易修改、精度高、響應(yīng)快等優(yōu)點。

發(fā)明內(nèi)容

本發(fā)明針對高速多軸電機的控制領(lǐng)域中，現(xiàn)有的插補算法占用過多系統(tǒng)時間導(dǎo)致處理器無法處理其他任務(wù)的問題，提出了一種基于FPGA的高速高精插補系統(tǒng)以及直線插補算法，能保證插補的精度和速度。

所述的基于FPGA的高速高精插補系統(tǒng)包括：數(shù)據(jù)輸入模塊，時鐘計時模塊和數(shù)據(jù)處理模塊；

數(shù)據(jù)輸入模塊用于接收并處理坐標信號和控制信號；輸入端口有：系統(tǒng)時鐘信號輸入clk端口，32位數(shù)據(jù)輸入D端口，4位地址信號A端口，寫使能信號nWE端口，復(fù)位信號nRESET端口；輸出端口有：系統(tǒng)忙輸出信號BUSY端口，插補完成輸出信號OVER端口。

每個坐標信號分別存儲在一個坐標寄存器中，坐標信號包括：8位三個坐標軸輸出分速度輸出信號fx、fy、fz和三個坐標軸方向輸出信號x_dr、y_dr、z_dr，分別存儲在6個對應(yīng)的坐標寄存器中。

數(shù)據(jù)輸入模塊的輸出OVER端口通過線型變量分別連接時鐘計時模塊和數(shù)據(jù)處理模塊的輸入完成信號RDY端口，將數(shù)據(jù)輸入的完成信息輸送到時鐘計時模塊和數(shù)據(jù)處理模塊，當(dāng)接收到輸入完成信息之后，時鐘計時模塊和數(shù)據(jù)處理模塊開始工作。

時鐘計時模塊的功能是在每個插補周期產(chǎn)生一個脈沖信號，并判斷是否到達插補終點；輸入端口有：數(shù)據(jù)輸入完成信號RDY端口和系統(tǒng)時鐘信號輸入clk端口；

時鐘計時模塊同時連接數(shù)據(jù)處理模塊，數(shù)據(jù)處理模塊提供插補次數(shù)信號n給時鐘計時模塊；同時，時鐘計時模塊的輸出端口：開始插補信號cal端口連接數(shù)據(jù)處理模塊。

數(shù)據(jù)處理模塊的功能是在每個插補周期計算一次各坐標軸速度，并輸出；輸入端口有：數(shù)據(jù)輸入完成信號RDY端口，系統(tǒng)時鐘信號clk端口，開始插補信號cal端口和三個坐標軸輸出分速度信號fx、fy、fz端口。

所述的直線插補算法數(shù)據(jù)處理模塊包括四個乘法器、四個除法器和一個開方器；其他曲線的插補算法的數(shù)據(jù)處理模塊由這三種計算模塊經(jīng)過組合得到。

每個乘法器的輸入端口均有：系統(tǒng)時鐘信號輸入clk端口，兩個33位數(shù)據(jù)輸入a、b端口和使能信號start端口；輸出端口有：完成信號over端口，66位乘法結(jié)果輸出result端口。

開方器的輸入端口有：系統(tǒng)時鐘信號輸入clk端口，64位被開方數(shù)輸入data端口，使能信號start端口；輸出端口有：完成信號over端口，64位乘法結(jié)果輸出result端口，64位余數(shù)輸出remain端口。