[發明專利]一種半導體器件的制造方法和集成半導體器件

有效

• 申請號: 201711465166.0
• 申請日: 2017-12-28
• 公開（公告）號: CN109980010B
• 公開（公告）日: 2020-10-13
• 發明（設計）人: 程詩康;顧炎;張森
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

1.一種半導體器件的制造方法，其特征在于，至少包括：

提供第一摻雜類型的半導體襯底，在所述第一摻雜類型的半導體襯底的正面形成具有第一區和第二區的第一摻雜類型外延層；

在所述第一區和所述第二區中分別形成至少兩個第二摻雜類型深阱；

在所述第一摻雜類型外延層上形成多個介質島，所述介質島包括第一介質島和第二介質島，其中，所述第一介質島分別部分覆蓋所述第一區、所述第二區中的相鄰兩個所述第二摻雜類型深阱之間的區域，并且所述第一介質島與所述的相鄰兩個所述第二摻雜類型深阱均不接觸，所述第二介質島分別部分覆蓋位于所述第一區、所述第二區中的所述第二摻雜類型深阱中擬形成的第一摻雜類型源區之間的區域；

在所述第一區中形成位于所述第一介質島的兩側的第一摻雜類型溝道，所述第一摻雜類型溝道延伸至所述第一區中擬形成第一摻雜類型源區的區域；

在所述第一摻雜類型外延層上形成分別覆蓋所述第一介質島的柵極結構，且所述柵極結構露出所述第二介質島和分別位于所述第一區、所述第二區中的所述擬形成第一摻雜類型源區的區域；

以所述柵極結構和所述第二介質島為掩膜執行第一摻雜類型源區離子注入，在所述第一區、所述第二區中形成第一摻雜類型源區；

其中，所述第一摻雜類型和所述第二摻雜類型相反。

2.如權利要求1所述的制造方法，其特征在于，所述介質島的厚度范圍為所述介質島的長度范圍為2μm～5μm。

3.如權利要求1所述的制造方法，其特征在于，還包括在形成所述第一摻雜類型源區的步驟之后形成源極的步驟：

在所述第一摻雜類型外延層上形成介質層，所述介質層覆蓋所述柵極結構和所述第一摻雜類型源區并露出所述第二介質島；

去除所述第二介質島和部分所述介質層以形成開口，所述開口露出位于所述第二摻雜類型深阱中的部分所述第一摻雜類型源區和位于所述第二介質島下方的區域；

在所述第一摻雜類型外延層上形成所述源極，所述源極填充所述開口；

其中，所述源極包括第一區源極和第二區源極，所述第一區源極與位于所述第一區的所述第二摻雜類型深阱和位于所述第二摻雜類型深阱中的所述第一摻雜類型源區接觸，所述第二區源極與位于所述第二區的所述第二摻雜類型深阱和位于所述第二摻雜類型深中的所述第一摻雜類型源區接觸，所述第一區源極與第二區源極不接觸。

4.如權利要求3所述的制造方法，其特征在于，在形成所述第一摻雜類型源區之后、形成所述源極之前，還包括在所述第一摻雜類型源區下方形成第二摻雜類型阱區。

5.如權利要求3所述的制造方法，其特征在于，在去除所述第二介質島和部分所述介質層以形成開口之后、形成所述源極之前，以剩余的所述介質層為掩膜執行第二摻雜類型源區離子注入，以在所述第一摻雜類型源區之間的區域形成第二摻雜類型源區；其中，形成所述第二摻雜類型源區離子注入的劑量小于所述第一摻雜類型源區離子注入的劑量。

6.如權利要求4所述的制造方法，其特征在于，在形成所述第二摻雜類型源區之后、形成所述源極之前，在所述第二摻雜類型源區下方形成另一第二摻雜類型阱區，所述另一第二摻雜類型阱區連接其兩側的所述第二摻雜類型阱區。

7.如權利要求1所述的制造方法，其特征在于，所述第一摻雜類型外延層還包括位于所述第一區和所述第二區之間的第三區，在所述第一區和所述第二區中分別形成至少兩個第二摻雜類型深阱的同時，形成至少一個位于所述第三區中的至少一個所述第二摻雜類型深阱。

8.如權利要求7所述的制造方法，其特征在于，還包括：在所述第一摻雜類型外延層上形成多個介質島的同時，形成覆蓋位于所述第三區的所述第二摻雜類型深阱的場氧。

9.如權利要求1-8任一項所述的制造方法，其特征在于，所述半導體器件包括VDMOS器件，其中，位于所述第一區的半導體器件為耗盡型VDMOS器件，位于所述第二區的半導體器件為增強型VDMOS器件。

10.一種集成半導體器件，其特征在于，所述集成半導體器件包括如權利要求1-9中任一項所述的制造方法制造的半導體器件。