[發(fā)明專利]高Q值且耐干擾的片上集成電感及其襯底隔離結(jié)構(gòu)和芯片

有效

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• 申請日: 2017-12-28
• 公開（公告）號: CN108198800B
• 公開（公告）日: 2020-06-05
• 發(fā)明（設(shè)計）人: 黃志敏
• 申請（專利權(quán)）人: 建榮半導(dǎo)體（深圳）有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L23/64;H01L27/02
• 代理公司: 深圳市華騰知識產(chǎn)權(quán)代理有限公司 44370
• 代理人: 彭年才

本發(fā)明屬于射頻集成電路領(lǐng)域，公開了一種高Q值且耐干擾的片上集成電感及其襯底隔離結(jié)構(gòu)和芯片，襯底隔離結(jié)構(gòu)包括：設(shè)置在中間區(qū)域的電感襯底底盤，以及依次設(shè)置在所述電感襯底底盤外的DNW環(huán)和Psub環(huán)；DNW環(huán)與Psub環(huán)保持一定的間距，形成反偏的二極管DNP結(jié)構(gòu)，增大了P襯底的負(fù)載電阻，對來自外部P襯底上的噪聲起到隔離作用，提高了電感抗干擾的能力。本發(fā)明采用的電感襯底隔離結(jié)構(gòu)不僅能夠有效的抑制電感工作在高頻狀態(tài)下的渦流效應(yīng)，還能提升電感本身的抗干擾能力；從而大大提高了集成電感的Q值。且本發(fā)明在現(xiàn)有普通工藝中就可以實現(xiàn)，不需要去使用電阻率高的特殊工藝，這樣還大大降低了芯片制造的成本，提高了同行業(yè)的競爭力。

技術(shù)領(lǐng)域

本發(fā)明屬于射頻集成電路領(lǐng)域，尤其涉及高Q值且耐干擾的片上集成電感 及其襯底隔離結(jié)構(gòu)和芯片。

背景技術(shù)

在射頻集成電路RFIC工藝中，制作高Q值且耐干擾的無源器件電感是非 常重要。然而，在片上集成的電感則是無源器件中最難集成的部分。使用高Q 值且耐干擾的在片上集成的電感，可以大大提高RF電路模塊的穩(wěn)定性和電路 設(shè)計效率。而在硅工藝(CMOS和BiCMOS)的RFIC中，由于襯底電阻率比 較低，噪聲很容易通過襯底耦合到電感線圈上，導(dǎo)致電感在工作時的穩(wěn)定性變 差，Q值降低。例如：在RF電路Synthesizer的VCO中，迫切需要Q值達到 10至15，甚至更高。因此，制作高Q值的集成電感尤其具有挑戰(zhàn)性。

電感襯底隔離結(jié)構(gòu)的設(shè)計成了提高電感Q值的一個很重要環(huán)節(jié)。好的襯底 隔離結(jié)構(gòu)不僅能夠有效的抑制電感工作在高頻狀態(tài)下的渦流效應(yīng)，還能大大提 升電感本身的抗干擾能力。

目前，有部分設(shè)計采用阱隔離技術(shù)，具體將電感線圈做在N阱層上，通過N 阱層隔離來自外部P襯底基板上的噪聲，有效的提高了抗干擾能力。但N型半導(dǎo) 體材料的電子遷移率大于P型半導(dǎo)體材料的電子遷移率，即N阱層的電阻率較 小。電感工作在高頻狀態(tài)時，則容易產(chǎn)生更強的渦流效應(yīng)和更多的熱量；從而 降低了電感的品質(zhì)因數(shù)Q。

目前，也有部分設(shè)計采用P襯底基板隔離技術(shù)，將電感線圈直接做在晶圓P 襯底上，因為至少P襯底的電阻率大于N型半導(dǎo)體材料的電阻率，對渦流效應(yīng)的 抑制能力稍微有所提高。但由于晶圓P襯底基板的電阻率也僅僅只有(8～12) Ohm-cm，很容易耦合到來自外部的噪聲，抗干擾能力不高，最終導(dǎo)致電感的品 質(zhì)因數(shù)Q不高。

發(fā)明內(nèi)容

本發(fā)明實施例的目的在于提供一種高Q值且耐干擾的片上集成電感及其襯 底隔離結(jié)構(gòu)和芯片，旨在解決現(xiàn)有的集成電感很容易耦合到來自外部的噪聲， 抗干擾能力弱，從而導(dǎo)致電感的品質(zhì)因數(shù)Q不高的問題。

本發(fā)明提供了一種高Q值且耐干擾的片上集成電感的襯底隔離結(jié)構(gòu)，包括： 設(shè)置在中間區(qū)域的電感襯底底盤，以及依次設(shè)置在所述電感襯底底盤外的DNW 環(huán)和Psub環(huán)；所述DNW環(huán)與所述Psub環(huán)保持一定的間距，形成反偏的二極 管DNP結(jié)構(gòu)，增大了P襯底的負(fù)載電阻，對來自外部P襯底上的噪聲起到隔 離作用，提高了電感抗干擾的能力。

優(yōu)選地，DNW環(huán)為上端開一段小口的不封閉環(huán)。主要用于泄放電感工作 在高頻時對襯底產(chǎn)生過多的尾能量。

優(yōu)選地，Psub環(huán)為封閉的環(huán)。

進一步優(yōu)選地，所述DNW環(huán)與所述Psub環(huán)保持一定的小間距，這樣可以 形成反偏的二極管DNP結(jié)構(gòu)，增大了P襯底的負(fù)載電阻，對來自外部P襯底 上的噪聲起到一定隔離作用，提高了電感抗干擾的能力。

優(yōu)選地，所述DNW環(huán)設(shè)置在內(nèi)且接高電位；所述Psub環(huán)設(shè)置在外且接“0” 電位GND。

優(yōu)選地，所述電感襯底底盤的形狀為方形。由于方形是同等寬長圖形中面 積最大，電感下的襯底隔離結(jié)構(gòu)面積稍大點，隔離噪聲效果就會好些，對電感 提升電感Q值是有幫助的。