[發明專利]半導體元件及其制造方法

有效

• 申請號: 201711460739.0
• 申請日: 2017-12-28
• 公開（公告）號: CN109979943B
• 公開（公告）日: 2022-06-21
• 發明（設計）人: 曾暄君;蕭學鈞;張子云;黃啟政;施秉嘉
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568;H01L29/10;H01L29/423
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

1.一種半導體元件的制造方法，其特征在于，包括：

提供基底，其包括存儲器區與邏輯區；

在所述存儲器區與所述邏輯區的所述基底中形成多個隔離結構；

在所述邏輯區的所述基底上形成選擇柵極結構，其橫越所述基底與所述隔離結構；

在所述存儲器區與所述邏輯區的所述基底上形成墊氧化物層；

移除所述存儲器區中的所述墊氧化物層，以凹陷所述隔離結構，使得所述存儲器區中的所述基底的多個部分突出于所述隔離結構，以形成多個半導體鰭；

形成電荷存儲層以覆蓋所述半導體鰭；

形成導體層以橫越所述半導體鰭與所述隔離結構，使得所述電荷存儲層配置在所述導體層與所述半導體鰭之間，其中所述導體層為控制柵極；以及

在所述選擇柵極結構與所述控制柵極之間的所述基底中形成摻雜區，其中所述選擇柵極結構與所述控制柵極共用所述摻雜區，

其中位于所述存儲器區的所述隔離結構的頂面低于位于所述邏輯區的所述隔離結構的頂面，且相距第一高度差，其中所述第一高度差介于20納米至30納米之間，

其中位于所述邏輯區的所述基底的頂面與位于所述邏輯區的所述隔離結構的所述頂面為共平面。

2.如權利要求1所述的半導體元件的制造方法，其中所述移除所述存儲器區中的所述墊氧化物層包括：

形成掩模圖案以覆蓋所述邏輯區中的所述墊氧化物層；

進行緩沖氧化物蝕刻工藝5秒至300秒，以完全移除所述存儲器區中的所述墊氧化物層并移除所述隔離結構的一部分。

3.如權利要求2所述的半導體元件的制造方法，其中所述緩沖氧化物蝕刻工藝對所述隔離結構與所述基底的蝕刻選擇比介于100至5之間。

4.如權利要求1所述的半導體元件的制造方法，其中所述移除所述存儲器區中的所述墊氧化物層包括：

形成掩模圖案以覆蓋所述邏輯區中的所述墊氧化物層；

對所述存儲器區中的所述墊氧化物層進行離子注入處理；以及

進行緩沖氧化物蝕刻工藝5秒至300秒，以完全移除所述存儲器區中的所述墊氧化物層并移除所述隔離結構的一部分。

5.如權利要求4所述的半導體元件的制造方法，其中所述離子注入處理包括將摻質注入到所述存儲器區的所述墊氧化物層中，所述摻質包括碳、磷、砷或其組合。

6.如權利要求1所述的半導體元件的制造方法，其中移除所述存儲器區中的所述墊氧化物層以凹陷所述隔離結構之后，所述位于所述存儲器區的隔離結構的所述頂面低于所述半導體鰭的頂面，且相距第二高度差。

7.如權利要求6所述的半導體元件的制造方法，其中所述第二高度差介于20納米至30納米之間。

8.如權利要求1所述的半導體元件的制造方法，其中所述半導體鰭的寬度介于5納米至20納米之間。