[發(fā)明專利]集成電路設(shè)計方法和集成電路閂鎖效應(yīng)測試方法

有效

• 申請?zhí)枺?/td>: 201711455300.9
• 申請日: 2017-12-28
• 公開（公告）號: CN108169661B
• 公開（公告）日: 2020-07-10
• 發(fā)明（設(shè)計）人: 張進;呂平;劉勤讓;沈劍良;宋克;朱珂;王永勝;徐慶陽;李沛杰;張波;楊堃;王銳;何浩;李楊;肖峰;毛英杰;趙玉林
• 申請（專利權(quán)）人: 天津芯海創(chuàng)科技有限公司;天津市濱海新區(qū)信息技術(shù)創(chuàng)新中心
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京超凡志成知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11371
• 代理人: 張紅平

本發(fā)明提供了一種集成電路設(shè)計方法和集成電路閂鎖效應(yīng)測試方法，屬于集成電路設(shè)計技術(shù)領(lǐng)域。其中，集成電路設(shè)計方法包括：從集成電路中選取指定的端口作為閂鎖效應(yīng)測試模式的控制端；建立控制端與集成電路中除復(fù)位端口之外的剩余端口之間的關(guān)聯(lián)關(guān)系，以使控制端控制剩余端口在閂鎖效應(yīng)測試模式中的狀態(tài)。本發(fā)明實施例提供的集成電路設(shè)計方法和集成電路閂鎖效應(yīng)測試方法，為集成電路設(shè)置了閂鎖效應(yīng)測試模式的控制端，利用該控制端控制集成電路的端口在閂鎖效應(yīng)測試模式中的狀態(tài)，增加了電路內(nèi)部信號的可控制性，可以更好的滿足Latch up測試的需求，有利于客觀準(zhǔn)確地評價電路的抗閂鎖效應(yīng)能力，保證器件的質(zhì)量。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計技術(shù)領(lǐng)域，具體而言，涉及一種集成電路設(shè)計方法和集成電路閂鎖效應(yīng)測試方法。

背景技術(shù)

在CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導(dǎo)體)芯片的電源線與地線之間，存在著若干寄生P-N-P-N結(jié)構(gòu)，這樣的結(jié)構(gòu)形成了縱向的PNP和橫向的NPN雙極型晶體管。如圖1所示，N-Well既是橫向NPN的集電極區(qū)，又是縱向PNP的基極區(qū)；同樣P-Sub既是橫向NPN的基極區(qū)，又是縱向PNP的集電極區(qū)。在集電極-基極和集電極接觸之間，每個集電極區(qū)都會產(chǎn)生壓降。可以用Rsub和Rwell來模擬。Latch up(閂鎖效應(yīng))是指在電源(VDD)和地線(GND或VSS)之間由于寄生的PNP和NPN雙極性晶體管相互影響而產(chǎn)生了一低阻抗通路，低阻抗通路的存在會使VDD和GND之間產(chǎn)生大電流。

隨著集成電路制造工藝的發(fā)展，封裝密集和集成度越來越高，產(chǎn)生Latch up的可能性會越來越大。Latch up最易產(chǎn)生在易受外部干擾的I/O電路處，也偶爾發(fā)生在內(nèi)部電路。Latch up產(chǎn)生的過度電流量可能會使芯片產(chǎn)生永久性的破壞。

目前，針對Latch up的測試方法主要是參照標(biāo)準(zhǔn)EIA/JESD78D而制定的Latch up測試方法。由于集成電路的復(fù)雜性，在對電路進行Latch-up測試時，很可能存在非期望信號的干擾，如I/O端口上的上拉電流、下拉電流，I/O端口輸出電流等漏電流的的干擾，導(dǎo)致Latch up測試不準(zhǔn)確，無法準(zhǔn)確判斷電路中是否有Latch up情況發(fā)生。

發(fā)明內(nèi)容

針對上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種集成電路設(shè)計方法和集成電路閂鎖效應(yīng)測試方法，在集成電路的設(shè)計階段增加了針對Latch up測試的設(shè)計，使集成電路能夠更好地滿足Latch up測試的要求，從而提高Latch up測試的準(zhǔn)確性和可靠性。

第一方面，本發(fā)明實施例提供了一種集成電路設(shè)計方法，包括：

從集成電路中選取指定的端口作為閂鎖效應(yīng)測試模式的控制端；

建立所述控制端與集成電路中除復(fù)位端口之外的剩余端口之間的關(guān)聯(lián)關(guān)系，以使所述控制端控制所述剩余端口在閂鎖效應(yīng)測試模式中的狀態(tài)。

結(jié)合第一方面，本發(fā)明實施例提供了第一方面的第一種可能的實施方式，其中，從集成電路中選取指定的端口作為閂鎖效應(yīng)測試模式的控制端的步驟，包括：

從集成電路中選取指定的多個端口作為閂鎖效應(yīng)測試模式的控制端；當(dāng)所述多個端口的組合邏輯滿足設(shè)定的進入閂鎖效應(yīng)測試模式的條件時，所述集成電路進入閂鎖效應(yīng)測試模式。

結(jié)合第一方面，本發(fā)明實施例提供了第一方面的第二種可能的實施方式，其中，建立所述控制端與集成電路中除復(fù)位端口之外的剩余端口之間的關(guān)聯(lián)關(guān)系的步驟，包括：

建立所述控制端與集成電路中的I/O端口之間的關(guān)聯(lián)關(guān)系，以使所述控制端在閂鎖效應(yīng)測試模式中關(guān)斷所述I/O端口的上拉電阻電路和下拉電阻電路，關(guān)閉所述I/O端口的輸出使能端；