[發明專利]一種高壓靜電放電鉗位保護元件及集成電路芯片

有效

• 申請號: 201711444115.X
• 申請日: 2017-12-27
• 公開（公告）號: CN109979929B
• 公開（公告）日: 2021-06-01
• 發明（設計）人: 谷欣明;陳捷;朱愷
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/06
• 代理公司: 上海德禾翰通律師事務所 31319
• 代理人: 侯莉

本發明公開了一種高壓靜電放電鉗位保護元件。該高壓靜電放電鉗位保護元件包括多個低壓NMOS晶體管和對應于每個低壓NMOS晶體管的電流觸發結構，每個低壓NMOS晶體管分別與電流觸發結構連接；高壓靜電放電鉗位保護元件的輸入端與靜電放電信號連接，高壓靜電放電鉗位保護元件的輸出端接地。電流觸發結構用于實現在靜電放電信號到達高壓靜電放電鉗位保護元件前開啟該高壓靜電放電鉗位保護元件。采用本發明的集成電路芯片不僅有效避免產生漏電現象和快反向現象，還提高了其抗靜電放電的耐受力和可靠性。

技術領域

本發明涉及一種高壓靜電放電鉗位保護元件，同時也涉及包括該高壓靜電放電鉗位保護元件的集成電路芯片，屬于集成電路技術領域。

背景技術

目前，越來越多的集成電路芯片采用互補金屬氧化物半導體(CMOS)技術實現，以實現盡可能低的功率消耗。由于集成電路芯片上的晶體管在不同的電壓域中操作，因而必須具有不同的摻雜濃度和不同的柵極厚度。因此，為了保證集成電路芯片不被電流峰值或電壓峰值損壞，需要對集成電路芯片進行靜電放電保護。

目前，集成電路領域中一般采用靜電放電鉗位保護元件實現對集成電路芯片的靜電放電保護。該靜電放電鉗位保護元件的典型結構為多個PMOS晶體管組成的PMOS晶體管堆棧結構，這種結構的缺陷在于容易產生漏電流。在設置有該靜電放電鉗位保護元件的集成電路芯片的工作電壓下，若每個PMOS晶體管的漏極和N型阱之間的PN結所承受的電壓高于該PN結的反向擊穿電壓時，PMOS晶體管會產生漏電流，不僅導致集成電路芯片工作時的功耗會更高，還有可能會損壞整個集成電路芯片。

為了解決靜電放電鉗位保護元件容易產生漏電流的問題，現有技術中通常在原有的PMOS晶體管堆棧結構中額外連接一個或多個PMOS晶體管，使得新組成的PMOS晶體管堆棧結構中，每個PMOS晶體管漏極和N型阱之間的PN結所承受的電壓低于該PN結的反向擊穿電壓。但是，這種設計會大大增加靜電放電鉗位保護元件的開啟電壓。由于靜電電壓需要大于靜電放電鉗位保護元件的開啟電壓，才能使得靜電放電鉗位保護元件被開啟，從而實現對集成電路芯片的靜電放電過程。因此，該靜電放電鉗位保護元件的抗靜電放電能力比較低，實踐中迫切需要提供一種具有高性能、高耐受力的高壓靜電放電鉗位保護元件。

發明內容

本發明所要解決的首要技術問題在于提供一種高壓靜電放電鉗位保護元件。

本發明所要解決的另一技術問題在于提供一種包含該高壓靜電放電鉗位保護元件的集成電路芯片。

為了實現上述目的，本發明采用下述技術方案：

根據本發明實施例的第一方面，提供一種高壓靜電放電鉗位保護元件，包括多個低壓NMOS晶體管和對應于每個所述低壓NMOS晶體管的電流觸發結構，每個所述低壓NMOS晶體管分別與所述電流觸發結構連接；所述高壓靜電放電鉗位保護元件的輸入端與靜電放電信號連接，高壓靜電放電鉗位保護元件的輸出端接地；

所述電流觸發結構用于實現在所述靜電放電信號到達所述高壓靜電放電鉗位保護元件前開啟所述高壓靜電放電鉗位保護元件。

可選地，每個所述低壓NMOS晶體管由第四P+摻雜區、第二N+摻雜區、第三N+摻雜區及P型阱構成，所述第四P+摻雜區、所述第二N+摻雜區、所述第三N+摻雜區設置在P型阱上。

可選地，所述第四P+摻雜區形成所述低壓NMOS晶體管的襯底端，所述第二N+摻雜區形成所述低壓NMOS晶體管的漏極端，所述第三N+摻雜區形成所述低壓NMOS晶體管的源極端，所述第二N+摻雜區與所述第三N+摻雜區的上部設置有柵極端。

可選地，每個所述低壓NMOS晶體管的所述第四P+摻雜區分別與外部的所述靜電放電信號檢測電路連接；

所述靜電放電信號檢測電路根據檢測的靜電放電信號生成觸發電流，所述觸發電流分別輸入到對應的所述電流觸發結構中，使得在所述靜電放電信號到達所述高壓靜電放電鉗位保護元件前開啟所述高壓靜電放電鉗位保護元件。