[發明專利]大容量存儲器電路的3D封裝結構

在審

• 申請號: 201711404578.3
• 申請日: 2017-12-22
• 公開（公告）號: CN108155158A
• 公開（公告）日: 2018-06-12
• 發明（設計）人: 趙鶴然
• 申請（專利權）人: 中國電子科技集團公司第四十七研究所
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L25/065
• 代理公司: 沈陽科苑專利商標代理有限公司 21002
• 代理人: 許宗富;周秀梅

1.一種大容量存儲器電路的3D封裝結構，其特征在于：該封裝結構包括儲存器芯片、膠粘劑、鍵合絲、基板和外殼；所述儲存器芯片為多個，采用垂直錯層堆疊方式形成3D芯片組，各儲存器芯片之間采用膠粘劑粘接；所述3D芯片組采用膠粘劑粘接在基板上，基板采用膠粘劑固定在外殼上；所述3D芯片組與基板之間、3D芯片組與外殼之間、儲存器芯片與儲存器芯片之間均采用鍵合絲完成電連接。

2.根據權利要求1所述的大容量存儲器電路的3D封裝結構，其特征在于：該封裝結構還包括蓋板，所述蓋板與外殼之間形成密封的封裝體，3D芯片組封裝于所述封裝體內。

3.根據權利要求1所述的大容量存儲器電路的3D封裝結構，其特征在于：所述垂直錯層堆疊方式是指各存儲器芯片沿垂直方向上堆疊，相鄰存儲器芯片沿水平方向錯開。

4.根據權利要求1或3所述的大容量存儲器電路的3D封裝結構，其特征在于：所述封裝結構中，各存儲器芯片的PAD點均設計在各芯片上相鄰兩側。

5.根據權利要求4所述的大容量存儲器電路的3D封裝結構，其特征在于：所述存儲器芯片的數量至少為2個，兩個相鄰芯片之間在水平方向上沿X向和Y向分別錯開2mm，錯開的距離保證既露出芯片PAD點，也有足夠大的粘接面。

6.根據權利要求1所述的大容量存儲器電路的3D封裝結構，其特征在于：所述存儲器電路中各芯片的連接關系為：各存儲器芯片之間為并聯關系；每個存儲器芯片的電源(VCC)并聯在一起；每個存儲器芯片的地(GND)并聯在一起；每個存儲器芯片的信號線Signal 1、Signal 2、Signal 3、……、Signal N并聯在一起；每個存儲器芯片的使能端Select 1、Select 2、Select 3、……、Select N單獨引出。

7.根據權利要求1所述的大容量存儲器電路的3D封裝結構，其特征在于：所述膠粘劑為環氧樹脂膠、聚氨酯、硅膠或合金焊料片；所述鍵合線為鋁硅絲、金絲、鋁絲或銅絲；所述基板為PCB基板或陶瓷基板；所述外殼為陶瓷管殼、金屬管殼或塑封材料；所述蓋板為金屬蓋板或陶瓷蓋板。

8.根據權利要求2所述的大容量存儲器電路的3D封裝結構，其特征在于：所述基板與外殼為一體化結構，或者為相互獨立的兩個組裝；所述外殼與蓋板之間的密封為平行縫焊、焊料環低溫燒結密封、激光焊接或儲能焊密封方式。