[發(fā)明專利]數據處理裝置、數據發(fā)送方法及計算設備

在審

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• 申請日: 2017-12-21
• 公開（公告）號: CN109947555A
• 公開（公告）日: 2019-06-28
• 發(fā)明（設計）人: 楊存永;孫國臣;詹克團
• 申請（專利權）人: 北京比特大陸科技有限公司
• 主分類號: G06F9/50
• 分類號: G06F9/50
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王洵

1.一種數據處理裝置，其特征在于，所述數據處理裝置包括多個依次串聯連接的節(jié)點芯片，其中：

位于下行通信方向的首級節(jié)點芯片通過外部接口接收命令信號，傳輸給一個以上的節(jié)點芯片進行處理，并通過外部接口返回數據；

所述節(jié)點芯片設置有忙信號輸入管腳和忙信號輸出管腳，位于下行通信方向的節(jié)點芯片的忙信號輸出管腳耦接至下一級節(jié)點芯片的忙信號輸入管腳，所述忙信號輸入管腳和忙信號輸出管腳用于控制相應節(jié)點芯片在上行通信方向上的數據發(fā)送。

2.根據權利要求1所述的數據處理裝置，其特征在于，所述忙信號輸出管腳為低/高電平時，指示可以轉發(fā)下一級節(jié)點芯片返回的數據；所述忙信號輸出管腳為高/低電平時，指示本級節(jié)點芯片或者上一級節(jié)點芯片將要或正在發(fā)送數據。

3.根據權利要求1或2所述的數據處理裝置，其特征在于，當節(jié)點芯片的忙信號輸入管腳為高/低電平時，該節(jié)點芯片的忙信號輸出管腳也為高/低電平。

4.根據權利要求2所述的數據處理裝置，其特征在于，本級節(jié)點芯片有數據等待發(fā)送時，當檢測到所述忙信號輸入管腳為高/低電平時，等待所述忙信號輸入管腳轉為低/高電平時，再發(fā)送數據；當檢測到所述忙信號輸入管腳為低/高電平時，立即發(fā)送數據；和/或，

本級節(jié)點芯片有數據等待發(fā)送時，將所述忙信號輸出管腳輸出為高/低電平，當數據發(fā)送完成后將所述忙信號輸出管腳輸出為低/高電平。

5.根據權利要求2所述的數據處理裝置，其特征在于，本級節(jié)點芯片正在發(fā)送數據時，若檢測到所述忙信號輸入管腳為高/低電平，繼續(xù)發(fā)送數據，直至緩存隊列中的全部數據發(fā)送完成。

6.根據權利要求4所述的數據處理裝置，其特征在于，本級節(jié)點芯片的所述忙信號輸出管腳輸出為高/低電平后，等待預定的保護間隔時間，再進行數據的傳輸。

7.根據權利要求6所述的數據處理裝置，其特征在于，所述保護間隔時間根據節(jié)點芯片之間采取同步或異步通信模式而分別設定。

8.根據權利要求6所述的數據處理裝置，其特征在于，所述保護間隔時間根據信號或命令的傳輸時延和/或芯片的運算速度來設置。

9.根據權利要求1所述的數據處理裝置，其特征在于，所述節(jié)點芯片包括控制單元和多個運算算子，所述運算算子分為兩組或者多組，每組運算算子包括兩個或多個串聯連接的運算算子，每組運算算子中的首級運算算子與所述控制單元連接。

10.根據權利要求9所述的數據處理裝置，其特征在于，所述運算算子包括：運算部件和存儲部件；其中：

所述運算部件與上級運算算子的存儲部件連接，用于讀取上級運算算子存儲部件中存儲的數據并進行運算；

所述運算部件與存儲部件連接，用于將運算得到的數據存儲在存儲部件中，供下級運算算子調用。

11.根據權利要求1所述的數據處理裝置，其特征在于，所述首級節(jié)點芯片的數據輸出單元與外部控制裝置的數據輸入單元連接，用于將數據處理裝置的運算結果返回給外部控制裝置；上級節(jié)點芯片的數據輸入單元與下級節(jié)點芯片的數據輸出單元連接，用于接收下級節(jié)點芯片運算后得到的數據；所述首級節(jié)點芯片的一個或多個數據輸入單元與外部控制裝置的一個或多個數據輸出單元連接，以接收外部控制裝置的數據輸入或者命令輸入，上級節(jié)點芯片的一個或多個數據輸出單元與下級節(jié)點芯片的一個或多個數據輸入單元連接，用于向下級節(jié)點芯片發(fā)送數據輸入或者命令輸入。

12.根據權利要求1所述的數據處理裝置，其特征在于，所述數據處理裝置還包括信號轉換單元，將兩個節(jié)點芯片連接，用于進行信號電壓適配。

13.根據權利要求1所述的數據處理裝置，其特征在于，還包括一個或多個時鐘晶體，所述時鐘晶體的時鐘信號輸出接口與所述數據處理裝置中的一個節(jié)點芯片的時鐘信號輸入接口連接。