[發明專利]一種用于芯片驗證的寄存器生成方法裝置

在審

• 申請號: 201711397910.8
• 申請日: 2017-12-21
• 公開（公告）號: CN108153961A
• 公開（公告）日: 2018-06-12
• 發明（設計）人: 唐飛;陳曦;常志恒
• 申請（專利權）人: 盛科網絡（蘇州）有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 蘇州威世朋知識產權代理事務所(普通合伙) 32235
• 代理人: 楊林潔

本發明提供了一種用于芯片驗證的寄存器生成方法，包括以下步驟：接收用于寄存器的設計規范；解析所述設計規范并生成寄存器。從而能夠依照設計規范生成與驗證平臺無關的寄存器。

技術領域

本發明涉及芯片驗證技術領域，尤其涉及一種用于芯片驗證的寄存器生成方法和裝置。

背景技術

芯片驗證的過程中，需要建立寄存器模型，在現有技術中，寄存器模型通常與UVM(Universal Verification Methodology，通用驗證方法學)綁定，使用者必須用UVM搭建驗證環境；通過CPU訪問必須調用相應的Sequencer；對寄存器和存儲器建模只能廣泛支持，對于特殊的寄存器和存儲器需要用戶自己開發，即RAL(Register Abstraction Layer，寄存器抽象層)是通用的。

因此，設計一種與平臺無關的、能夠自動生成寄存器的方法，就成為一個亟待解決的問題。

發明內容

本發明的目的在于提供一種用于芯片驗證的寄存器生成方法和裝置。

為了實現上述發明目的之一，本發明一實施方式提供了一種用于芯片驗證的寄存器生成方法，包括以下步驟：接收用于寄存器的設計規范；解析所述設計規范并生成寄存器。

作為本發明一實施方式的進一步改進，所述生成寄存器，包括：生成符合SystemVerilog規范的寄存器。

作為本發明一實施方式的進一步改進，還包括以下步驟：編譯所述寄存器；

作為本發明一實施方式的進一步改進，還包括以下步驟：開始仿真，調用模型初始化任務并初始化寄存器存儲器。

作為本發明一實施方式的進一步改進，還包括以下步驟：在仿真結束時，獲取所述寄存器中的值。

本發明一實施方式提供了一種用于芯片驗證的寄存器生成裝置，包括以下模塊：初始化模塊，用于接收用于寄存器的設計規范；寄存器生成模塊，用于解析所述設計規范并生成寄存器。

作為本發明一實施方式的進一步改進，所述寄存器生成模塊，還用于：生成符合SystemVerilog規范的寄存器。

作為本發明一實施方式的進一步改進，還包括以下模塊：編譯模塊，用于編譯所述寄存器；

作為本發明一實施方式的進一步改進，還包括以下模塊：仿真模塊，用于開始仿真，調用模型初始化任務并初始化寄存器存儲器。

作為本發明一實施方式的進一步改進，還包括以下模塊：讀取模塊，用于在仿真結束時，獲取所述寄存器中的值。

相對于現有技術，本發明的技術效果在于：本發明實施例提供了一種用于芯片驗證的寄存器生成方法，包括以下步驟：接收用于寄存器的設計規范；解析所述設計規范并生成寄存器。從而能夠依照設計規范生成與驗證平臺無關的寄存器。

附圖說明

圖1是本發明實施例中的寄存器生成方法的流程示意圖。

具體實施方式

以下將結合附圖所示的各實施方式對本發明進行詳細描述。但這些實施方式并不限制本發明，本領域的普通技術人員根據這些實施方式所做出的結構、方法、或功能上的變換均包含在本發明的保護范圍內。

本發明實施例提供了一種用于芯片驗證的寄存器生成方法，如圖1所示，包括以下步驟：

步驟101：接收用于寄存器的設計規范；

步驟102：解析所述設計規范并生成寄存器。

優選的，所述生成寄存器，包括：生成符合SystemVerilog規范的寄存器。