[發(fā)明專利]適用于隨機存儲器自動測試的高速電路結構及其測試方法

有效

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• 申請日: 2017-12-21
• 公開（公告）號: CN107978337B
• 公開（公告）日: 2020-12-04
• 發(fā)明（設計）人: 洪亮
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: G11C29/16
• 分類號: G11C29/16;G11C29/18;G11C29/56
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發(fā)明公開了一種適用于隨機存儲器自動測試的高速電路結構及其測試方法，所述結構包括：鎖相環(huán)單元；時鐘產生單元；狀態(tài)機控制單元，用于內部狀態(tài)機控制，將外部指令轉換為內部的操作時序，產生內部控制信號控制外部通信和配置信息，并傳輸相關信息給內部單元；流水線驅動單元，用于根據外部指令要求，實現對其他單元操作流水線控制；控制信號產生單元，用于配置存儲器的使能信號及讀寫控制信號；地址信號產生單元，用于產生對存儲器操作的地址信號給存儲器；數據結果處理單元，用于產生寫入存儲器的數據；輸出數據處理單元，用于比對存儲器的輸出數據和寫入數據；結果記錄單元，用于記錄并輸出輸出數據處理單元的比對結果。

技術領域

本發(fā)明涉及存儲器測試技術領域，特別是涉及一種適用于隨機存儲器自動測試的高速電路結構及其測試方法。

背景技術

SOC(System-on-a-Chip，片上系統)芯片中各類存儲器的可測性設計是一項關鍵設計工作，實現該功能的自測試電路是現代SOC芯片的重要組成，對降低測試成本、提高對存儲器失效問題的分析能力起著關鍵作用。對于不同的存儲器類型或不同測試需求，自測試電路會采用不同的測試算法，常用的算法為MARCH算法，MARCH算法又根據對存儲器操作處理次數的不同，可分為4N、15N、22N等。通過不同的MARCH算法可以識別出存儲器存在的不同種類的存儲器缺陷種類，從而可確定具體的工藝失效原因。在大多數應用中，選用March4N(ALL0/ALL1和CKBD/ICKBD)、15N和22N作為存儲器的測試算法，能夠將常見的工藝缺陷篩查出來，從而提高芯片產品可靠性。

目前，存儲器可測性設計的一般過程如下：首先根據存儲器的類型、結構、容量、位寬等信息，確定所需評價的生產過程中的失效類型，從而確定需要使用的測試算法種類，通過電路實現，集成為一個獨立的測試電路。同時，隨著芯片性能提高，存儲器讀寫速度評價也是對自測試電路提出的要求。一般存儲器自測試電路(MBIST)通過存儲器使能信號EN、讀寫控制信號WE、地址信號ADR[WA-1:0]、數據信號D[WD-1:0](輸入)和數據信號Q[WD-1:0](輸出)與待測存儲器DUT進行連接，如圖1所示。然而，常規(guī)可測性設計的缺點為：定制設計的測試算法開發(fā)周期長、驗證量大、成本高；測試電路固化測試激勵，無法根據遇到的問題，來及時更換測試向量，從而無法判斷出預期以外的可能的失效原因；通過模塊擴展，令測試電路龐大，對芯片成本造成影響。因此，需要一種兼容多種向量測試和性能評價的自測試電路。

發(fā)明內容

為克服上述現有技術存在的不足，本發(fā)明之目的在于提供一種適用于隨機存儲器自動測試的高速電路結構及其測試方法，通過配置實現MARCH算法，可實現對存儲器的連續(xù)性測試和可配置自動化測試，增強了自測試的靈活性，可根據調整測試方案，判斷存儲器存在的各類工藝缺陷。

為達上述及其它目的，本發(fā)明提出一種適用于隨機存儲器自動測試的高速電路結構，包括：

鎖相環(huán)單元，用于產生內部時鐘；

時鐘產生單元，用于將所述鎖相環(huán)單元產生的內部時鐘轉換為內部的操作時鐘和數據抓取時鐘；

狀態(tài)機控制單元，用于內部狀態(tài)機控制，以及將外部指令轉換為內部的操作時序，產生內部控制信號控制外部通信和配置信息，并傳輸相關信息給內部單元；

流水線驅動單元，用于根據外部指令要求，實現對數據信號產生單元、地址信號產生單元、控制信號產生單元、輸出數據處理單元的操作流水線控制；

控制信號產生單元，用于配置存儲器的使能信號EN及讀寫控制信號WE；

地址信號產生單元，用于產生對存儲器操作的地址信號ADR[WA-1:0]，并傳輸給存儲器；

數據結果處理單元，用于產生寫入存儲器的數據D[WD-1:0]；

輸出數據處理單元，用于比對存儲器的輸出數據Q[WD-1:0]和寫入數據D[WD-1:0]，從而提供結果比對參考信息；