[發明專利]用于同步在高速與低速時鐘域之間的數據傳送的集成電路、方法和接口電路

有效

• 申請號: 201711388813.2
• 申請日: 2017-12-21
• 公開（公告）號: CN108241584B
• 公開（公告）日: 2023-08-15
• 發明（設計）人: N·卡雷;R·蘇瓦納;G·A·諾斯;M·索尼
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: G06F13/10
• 分類號: G06F13/10;G06F13/40
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 徐東升;趙蓉民

1.一種接口電路，所述接口電路用于同步在根據第一時鐘信號操作的第一電路的第一寄存器與根據慢于所述第一時鐘信號的第二時鐘信號操作的第二電路的第二寄存器之間的數據傳送，所述接口電路包括：

同步器電路，所述同步器電路包含用于接收重置信號的輸入端，和用于提供經同步起始信號的輸出端，所述同步器電路經配置以響應于所述輸入端接收到在第一狀態下的所述重置信號而提供在第一狀態下的所述經同步起始信號，并且經配置以在所述重置信號轉變成第二狀態之后在所述第二時鐘信號的非零整數K個邊沿處提供在不同的第二狀態下的所述經同步起始信號；

脈沖發生器電路，所述脈沖發生器電路包含用于接收所述經同步起始信號的輸入端，以及經配置以響應于所述經同步起始信號從所述第一狀態轉變到所述第二狀態而提供寫啟用脈沖信號的輸出端；

寫控制電路，所述寫控制電路經配置以響應于所述寫啟用脈沖信號而選擇性地將所述第一寄存器的輸出端連接到所述第二寄存器的輸入端，以將數據從所述第一寄存器寫入到所述第二寄存器；以及

雙重雙穩態門電路，所述雙重雙穩態門電路包含用于接收寫請求信號的輸入端，和與所述同步器電路的所述輸入端耦合的輸出端，所述雙重雙穩態門電路經配置以響應于所述輸入端接收在預定狀態下的所述寫請求信號而提供所述重置信號作為在所述第二狀態下的脈沖信號達同步到所述第一時鐘信號的非零時間，以將任何先前未決的寫請求清除并開始從所述第一寄存器到所述第二寄存器的新的寫入。

2.根據權利要求1所述的接口電路，其中K＝3。

3.根據權利要求1所述的接口電路，其中所述同步器電路包含：

第一雙穩態門，所述第一雙穩態門包含經連接以接收所述第二時鐘信號的時鐘輸入端、經耦合以接收具有第一狀態的信號的數據輸入端、連接到所述雙重雙穩態門電路的所述輸出端以接收所述重置信號的清除輸入端，以及數據輸出端；以及

第二雙穩態門，所述第二雙穩態門包含經耦合以接收所述第二時鐘信號的反相時鐘輸入端、連接到所述第一雙穩態門的所述數據輸出端的數據輸入端、連接到所述雙重雙穩態門電路的所述輸出端以接收所述重置信號的清除輸入端，以及用于提供經同步起始信號的數據輸出端。

4.根據權利要求3所述的接口電路，其中所述脈沖發生器電路包含：

第三雙穩態門，所述第三雙穩態門包含經連接以接收所述第二時鐘信號的時鐘輸入端、連接到所述第二雙穩態門的所述數據輸出端的數據輸入端，以及數據輸出端；以及

“與”門，所述“與”門包含連接到所述第三雙穩態門的所述數據輸出端的第一反相輸入端、連接到所述第二雙穩態門的所述數據輸出端的第二輸入端，以及用于將所述寫啟用脈沖信號提供到所述寫控制電路的輸入端的輸出端。

5.根據權利要求4所述的接口電路，其中K＝3。

6.根據權利要求4所述的接口電路，其中所述脈沖發生器電路經配置以提供具有所述第二時鐘信號的一半周期的脈寬的所述寫啟用脈沖信號。

7.根據權利要求1所述的接口電路，其中所述雙重雙穩態門電路包含：

第一雙穩態門，所述第一雙穩態門包含經耦合以接收所述第一時鐘信號的時鐘輸入端、經耦合以接收所述寫請求信號的數據輸入端，以及數據輸出端；

第二雙穩態門，所述第二雙穩態門包含經耦合以接收所述第一時鐘信號的時鐘輸入端、連接到所述第一雙穩態門的所述數據輸出端的數據輸入端，以及數據輸出端；

第一“與”門，所述第一“與”門包含連接到所述第一雙穩態門的所述數據輸出端的第一輸入端、連接到所述第二雙穩態門的所述數據輸出端的第二反相輸入端，以及輸出端；以及

第二“與”門，所述第二“與”門包含連接到所述第一“與”門的所述輸出端的反相輸入端，以及連接到所述同步器電路的所述輸入端以提供所述重置信號的輸出端。